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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1.15. 1.2 V I/O接口电压电平兼容性
评估 Intel® Agilex™ 1.2 V输出与下游器件之间的电气信号电平兼容性,以确保1.2 V输出缓冲器Voh和Vol电压在下游的接收缓冲器的Vih和Vil规范之内。
以下示例显示了 Intel® Agilex™ 1.2 V输出电压摆幅计算:
- Example 1:
- 当使用1.2 V LVCMOS时,输出信号在无外部上拉或者下拉组件的无损传输线上以0 V到1.2 V摆动。您必须确保下游连接器件的VIH 或者VIL 容限能够满足这些条件。
- Example 2:
- 当使用1.2V电压参考的I/O标准时,输出信号摆幅取决于外部板级终端或者接收器的内部终端。下图显示了一个终端设置实例及其等效电路。
图 87. 使用40 Ω RS OCT驱动器和板载50 Ω上拉电阻(VCCIO_PIO/2)的匹配设置
当输出缓冲器驱动HIGH时,根据分压器规则,管脚电压为0.93 V。
图 88. 输出缓冲器驱动为高电平的实例2的等效电路
当输出缓冲器驱动LOW时,根据分压器规则,管脚电压为0.27 V。
图 89. 输出缓冲器驱动为低电平的实例2的等效电路