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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.1.1.4. 解串器
通过使用 Intel® Quartus® Prime软件,您可以将解串因子静态地设置成x3、x4、x5、x6、x7、x8、x9或者x10。
IOE包含两个可在DDR或者SDR模式中运行的数据输入寄存器。通过旁路解串器可支持DDR (x2)和SDR (x1)操作。通过GPIO IP支持解串器旁路。
图 63. 解串器旁路下图显示了解串器的旁路路径。
- 如果在SDR模式下旁路解串器:
- IOE数据宽度为1比特。
- 寄存器输入路径需要一个时钟。
- 通过IOE直接传递数据。
- 如果在DDR模式下旁路解串器:
- IOE数据宽度为2比特。
- GPIO IP需要一个时钟。
- rx_inclock对IOE寄存器提供时钟。该时钟必须要与rx_in同步。
- 您必须控制数据到时钟(data-to-clock)的偏移。
当旁路解串器时,不能使用DPA和数据重对齐电路。