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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.6.3. External PLL模式下IOPLL IP与LVDS SERDES IP之间的连接
图 71. 与IOPLL IP连接的Non-DPA或者DPA LVDS接收器接口(没有同一sub-bank中的LVDS发送器)
图 72. 与IOPLL IP连接的Non-DPA或者DPA LVDS接收器接口(有同一sub-bank中的LVDS发送器)
图 73. 与IOPLL IP连接的Soft-CDR LVDS接收器接口(没有同一sub-bank中的LVDS发送器)
图 74. 与IOPLL IP连接的Soft-CDR LVDS接收器接口(有同一sub-bank中的LVDS发送器)
图 75. 与IOPLL IP连接的LVDS发送器接口
ext_coreclock在external PLL模式下的LVDS SERDES IP中自动使能。如果此端口没有连接(如前图所示),那么 Intel® Quartus® Prime compiler会输出错误信息。
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