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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1.1. VREF源和VREF管脚
请考虑以下VREF管脚指南:
- Intel® Agilex™ 器件支持内部和外部VREF源。
- 每个I/O bank有一个外部VREF管脚,对相同bank中的所有I/O提供一个外部VREF源。
- bank中的每个I/O通道也有其自身的内部VREF生成器。可以独立地配置每个I/O通道,来使用其内部VREF或I/O bank的外部VREF源。相同I/O通道的所有I/O管脚使用同一个VREF源。
- 可以通过带校准的内部VREF来支持DDR4使用POD12 I/O标准。
- 您可以将输入、输出或者双向管脚的任意组合布局在VREF附近。没有VREF管脚布局限制。
- VREF管脚专用于电压参考的单端I/O标准。VREF管脚不能用作用户I/O。
- 将未使用的VREF管脚连接到GND。
VREF管脚漏电流通常为0.15 uA,最高可达8 uA。