仅对英特尔可见 — GUID: bvp1550047291670
Ixiasoft
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4.1. Intel® Agilex™ 高速SERDES I/O概述
这些器件在所有True Differential Signaling I/O bank上支持SERDES,包括以下特性:
- 差分100-ohm OCT RD。
- 用于驱动SERDES的I/O PLL的差分I/O参考时钟。
- 包括多个使用模式选项的每个I/O bank中的专用发送器和专用接收器差分管脚对。
- 每个I/O bank中具有SERDES和DPA的24个接收器通道和具有SERDES的24个发送器通道。 Intel® Agilex™ 器件中的SERDES通道总数取决于封装中的总管脚数。
功能模式 | 说明 |
---|---|
Transmitter (TX) |
在发送器模式下,SERDES模块充当串行器。 PLL生成以下信号:
|
Non-DPA Receiver (RX Non-DPA) |
在RX non-DPA模式下,SERDES模块充当旁路DPA和DPA-FIFO的解串器。 PLL生成fast_clock信号。由于输入数据是通过fast_clock信号在bitslip上采集的,因此必须确保正确的时钟数据对齐。 |
DPA-FIFO Receiver (RX DPA-FIFO) |
在RX DPA-FIFO模式下,SERDES模块充当DPA模块的解串器。 DPA模块使用一组8个DPA时钟为采集数据选择最佳的相位。这些DPA时钟运行在fast_clock频率,其中每个时钟相移45°相间隔。所述DPA-FIFO,一个循环缓冲器,使用所选的DPA时钟采集输入数据,并将所采集的数据转发到LVDS时钟域。该bitslip电路之后采集数据,并插入延迟对数据进行重新对齐,从而匹配解串数据所需的字边界。 |
Soft-CDR Receiver (RX Soft-CDR) |
在RX soft-CDR模式下,IP将最佳的DPA时钟(DPACLK)转发到LVDS时钟域作为fast_clock信号。这个IP将本地时钟生成器生成的rx_divfwdclk转发到内核。 每个bank仅有12个soft-CDR通道。 要找出哪个管脚对可以支持每个bank中的soft-CDR通道,请参考器件管脚输出文件。在器件管脚输出文件中,"Dedicated Tx/Rx Channel"列以LVDS<bank number>_<pin pair> <p or n> 格式列出了可用的LVDS管脚对。如果 <pin pair> 的值为偶数,那么管脚对支持soft-CDR模式。 |