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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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3.1.1.2. RT OCT
带校准的RT OCT仅用于输入和双向管脚的配置。输出配置不支持带校准的RT OCT。
RT OCT校准电路比较I/O缓冲器的总阻抗和连接到RZQ管脚的外部电阻。I/O缓冲器的阻抗不断变化,直到在OCT校准期间达到目标阻抗为止。当I/O缓冲器的阻抗达到参考电阻的预定比率时,达到目标阻抗。
校准产生在器件配置的最后阶段。当校准电路找到正确的阻抗时,它会掉电并停止更改驱动器的特性。您可以在用户模式下触发重新校准。
I/O标准 | 带校准的RT OCT (Ω) |
---|---|
SSTL-12 | 50, 60 Ω |
POD12 | 50, 60 Ω |
HSTL-12 | 50, 60 Ω |
Differential SSTL-12 | 50, 60 Ω |
Differential POD12 | 50, 60 Ω |
Differential HSTL-12 | 50, 60 Ω |