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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.2.2.2.1. LVDS SERDES IP常规设置(General Settings)
参数 | 条件 | 值 | 默认值 | 说明 |
---|---|---|---|---|
Duplex Feature | — | On, Off | — | 打开以支持同一I/O bank中的发送器和接收器通道。
注: Intel® Quartus® Prime软件的未来版本将支持此特性。
|
Functional mode | — |
|
TX | 指定接口的功能模式。 |
Number of channels | 禁止Enable tx_outclock port参数(选择12个通道TX设计)。 |
|
1 | 指定接口中串行通道的数量。
对于LVDS RX设计,将refclk管脚置于与接收器相同的I/O bank上。 |
Data rate | — | 150.0 to 1600.0 | 1000.0 | 指定一个串行通道的数据速率(Mbps)。此数据速率遵循I/O PLL VCO操作范围,最大数据速率取决于器件内核速度等级。请参考 Intel® Agilex™ 器件数据表数据速率操作范围来了解每个内核速度等级。 |
SERDES factor | — | 3, 4, 5, 6, 7, 8, 9, and 10 | 10 | 指定LVDS接口的串行速率或解串速率。 |
Use backwards-compatible port names | — | On, Off | Off | 打开以使用与ALTLVDS_TX和ALTLVDS_RX IP相兼容的传统顶层名称。 |
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