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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.3.4. 差分I/O比特位置
数据同步对于成功的高频数据传输是必要的。
图 54. 一个差分通道的位顺序和字边界
该图显示了通道操作的数据位元定向,它基于以下几个条件:
- 串化因子等于时钟倍频因子。
- 相位对齐使用边沿对齐。
- 此操作在硬核SERDES中实现。
发送器通道数据数量 | 内部8-bit并行数据 | |
---|---|---|
MSB位置 | LSB位置 | |
1 | 7 | 0 |
2 | 15 | 8 |
3 | 23 | 16 |
4 | 31 | 24 |
5 | 39 | 32 |
6 | 47 | 40 |
7 | 55 | 48 |
8 | 63 | 56 |
9 | 71 | 64 |
10 | 79 | 72 |
11 | 87 | 80 |
12 | 95 | 88 |