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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.3.1. LVDS SERDES发送器模块
专用电路由真差分缓冲器、串化器,以及在SERDES发送器与接收器之间可共享的I/O PLL所组成。串化器从FPGA架构中获取高达10位宽的并行数据。串化器将此数据同步到加载寄存器,在发送此数据到差分缓冲器之前,使用由I/O PLL同步的移位寄存器将其串化。并行数据的MSB首先被发送。
注: 驱动SERDES通道的PLL必须要在整数PLL模式下进行操作。如果旁路串化器,则无需PLL。
图 51. LVDS SERDES发送器
专用电路/功能 | 说明 |
---|---|
差分I/O缓冲器 | 支持与LVDS、RSDS和Mini-LVDS兼容的True Differential Signaling I/O标准。 |
SERDES | 3到10-bit宽串化器 |
锁相环(PLL) | 对加载寄存器和移位寄存器提供时钟 |
可编程VOD | 调整输出电压摆幅 |
可编程预加重 | 提升输出电流 |