仅对英特尔可见 — GUID: qjm1551173077958
Ixiasoft
4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
仅对英特尔可见 — GUID: qjm1551173077958
Ixiasoft
5.1.10. SDM共享I/O要求
AvSTx16和AvSTx32配置模式使用位于通用I/O bank(而不是SDM I/O bank)中的配置管脚进行器件配置。通用I/O bank由1.2 V VCCIO_PIO供电,而不是由SDM I/O bank要求的1.8 V VCCIO_SDM供电。请参考 Intel® Agilex™ 配置用户指南来了解器件配置期间管脚的I/O设置的详细信息。
当使用AVSTx16/x32配置方案时,SDM共享IO bank中的AVST管脚不能用作用户I/O:
- 使用外部部分重配置的设计,例如:使用AVST管脚发送部分重配置比特流。
- 使用HPS的设计。