Intel® Agilex™通用I/O和LVDS SERDES用户指南

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ID 683780
日期 12/16/2019
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1. Intel® Agilex™ 通用I/O和LVDS SERDES概述 2. Intel® Agilex™ I/O特性和使用 3. Intel® Agilex™ I/O匹配 4. Intel® Agilex™ 高速SERDES I/O体系结构 5. I/O和LVDS SERDES设计指南 6. Intel® Agilex™ 通用I/O和LVDS SERDES用户指南的相关文档 7. Intel Agilex通用I/O和LVDS SERDES用户指南存档 8. Intel® Agilex™ 通用I/O和LVDS SERDES用户指南的文档修订历史
1. Intel® Agilex™ 通用I/O和LVDS SERDES概述 x
1.1. Intel® Agilex™ I/O和差分I/O缓存 1.2. 封装选择和I/O纵向移植支持 1.3. I/O Bank
1.3. I/O Bank x
1.3.1. Intel® Agilex™ 器件中的I/O缓冲器和寄存器
2. Intel® Agilex™ I/O特性和使用 x
2.1. GPIO特性 2.2. Intel® Agilex™ 器件中的可编程I/O Element (IOE)特性 2.3. I/O实现指南
2.1. GPIO特性 x
2.1.1. 所支持的I/O标准 2.1.2. Intel® Agilex™ I/O缓冲器行为
2.2. Intel® Agilex™ 器件中的可编程I/O Element (IOE)特性 x
2.2.1. 可编程的输出摆率控制 2.2.2. 可编程IOE延时 2.2.3. 可编程开漏输出(Programmable Open-Drain Output) 2.2.4. 可编程总线保持(Programmable Bus-Hold) 2.2.5. 可编程上拉电阻 2.2.6. 可编程预加重 2.2.7. 可编程去加重 2.2.8. 可编程差分输出电压
2.3. I/O实现指南 x
2.3.1. 在 Intel® Quartus® Prime软件中配置I/O Assignment 2.3.2. 使用GPIO Intel FPGA IP进行I/O实现
2.3.1. 在 Intel® Quartus® Prime软件中配置I/O Assignment x
2.3.1.1. 使用Assignment Editor配置I/O Assignment 2.3.1.2. 使用Pin Planner配置I/O标准
2.3.2. 使用GPIO Intel FPGA IP进行I/O实现 x
2.3.2.1. 发布信息 2.3.2.2. GPIO Intel FPGA IP快速入门指南 2.3.2.3. GPIO Intel® FPGA IP体系结构 2.3.2.4. 验证资源利用率和设计性能 2.3.2.5. GPIO Intel® FPGA IP时序 2.3.2.6. GPIO Intel® FPGA IP设计实例
2.3.2.2. GPIO Intel FPGA IP快速入门指南 x
2.3.2.2.1. 生成GPIO Intel FPGA IP ( Intel® Quartus® Prime Pro Edition) 2.3.2.2.2. Intel® FPGA IP参数设置 2.3.2.2.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.3.2.2.4. GPIO Intel® FPGA IP接口信号
2.3.2.3. GPIO Intel® FPGA IP体系结构 x
2.3.2.3.1. GPIO Intel® FPGA IP数据通路 2.3.2.3.2. 寄存器封装(Register Packing)
2.3.2.5. GPIO Intel® FPGA IP时序 x
2.3.2.5.1. 时序组件 2.3.2.5.2. 延迟单元 2.3.2.5.3. 全速率或半速率DDIO输出寄存器 2.3.2.5.4. 时序分析 2.3.2.5.5. 时序收敛指南
2.3.2.6. GPIO Intel® FPGA IP设计实例 x
2.3.2.6.1. GPIO Intel FPGA IP Synthesizable Intel® Quartus® Prime设计实例 2.3.2.6.2. GPIO Intel FPGA IP仿真设计实例
3. Intel® Agilex™ I/O匹配 x
3.1. Intel® Agilex™ 器件中的单端I/O匹配 3.2. 真差分信号I/O匹配(True Differential Signaling I/O Termination)
3.1. Intel® Agilex™ 器件中的单端I/O匹配 x
3.1.1. 单端I/O标准OCT匹配 3.1.2. OCT校准模块 3.1.3. 单端I/O标准外部匹配 3.1.4. 单端I/O匹配实现指南
3.1.1. 单端I/O标准OCT匹配 x
3.1.1.1. RS OCT 3.1.1.2. RT OCT 3.1.1.3. 动态OCT
3.1.4. 单端I/O匹配实现指南 x
3.1.4.1. 使用Assignment Editor配置OCT 3.1.4.2. 使用OCT Intel FPGA IP实现/O匹配
3.1.4.2. 使用OCT Intel FPGA IP实现/O匹配 x
3.1.4.2.1. 发布信息 3.1.4.2.2. OCT Intel® FPGA IP快速入门指南
3.2. 真差分信号I/O匹配(True Differential Signaling I/O Termination) x
3.2.1. 外部I/O匹配 3.2.2. 真差分信号I/O标准OCT匹配(True Differential Signaling I/O Standard OCT Termination)
3.2.2. 真差分信号I/O标准OCT匹配(True Differential Signaling I/O Standard OCT Termination) x
3.2.2.1. 使用Assignment Editor配置差分输入RD OCT 3.2.2.2. 差分输入RD OCT限制和指南
4. Intel® Agilex™ 高速SERDES I/O体系结构 x
4.1. Intel® Agilex™ 高速SERDES I/O概述 4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O 4.3. Intel® Agilex™ LVDS SERDES发送器 4.4. Intel® Agilex™ LVDS SERDES接收器 4.5. LVDS SERDES IP初始化和复位 4.6. External PLL模式的 Intel® Agilex™ LVDS接口 4.7. Intel® Agilex™ LVDS SERDES源同步时序预算 4.8. LVDS SERDES IP时序 4.9. LVDS SERDES IP设计实例
4.1. Intel® Agilex™ 高速SERDES I/O概述 x
4.1.1. 高速SERDES体系结构 4.1.2. Intel® Agilex™ GPIO Bank、SERDES和DPA位置
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O x
4.2.1. 发布信息 4.2.2. LVDS SERDES Intel FPGA IP快速入门指南
4.2.2. LVDS SERDES Intel FPGA IP快速入门指南 x
4.2.2.1. 生成LVDS SERDES Intel FPGA IP ( Intel® Quartus® Prime Pro Edition) 4.2.2.2. LVDS SERDES Intel® FPGA IP参数设置 4.2.2.3. IP生成输出( Intel® Quartus® Prime Pro Edition) 4.2.2.4. LVDS SERDES IP信号
4.2.2.2. LVDS SERDES Intel® FPGA IP参数设置 x
4.2.2.2.1. LVDS SERDES IP常规设置(General Settings) 4.2.2.2.2. LVDS SERDES IP PLL Settings 4.2.2.2.3. LVDS SERDES IP接收器设置 4.2.2.2.4. LVDS SERDES IP发送器设置 4.2.2.2.5. LVDS SERDES IP时钟资源概要
4.3. Intel® Agilex™ LVDS SERDES发送器 x
4.3.1. LVDS SERDES发送器模块 4.3.2. DDR和SDR操作的串化器旁路(Serializer Bypass for DDR and SDR Operations) 4.3.3. 串化器(Serializer) 4.3.4. 差分I/O比特位置 4.3.5. 时钟差分发送器
4.3.5. 时钟差分发送器 x
4.3.5.1. 设置发送器输出时钟参数
4.4. Intel® Agilex™ LVDS SERDES接收器 x
4.4.1. LVDS SERDES接收器模块 4.4.2. 对LVDS SERDES接收器提供时钟 4.4.3. LVDS SERDES接收器模式
4.4.1. LVDS SERDES接收器模块 x
4.4.1.1. Intel® Agilex™ 器件的接收器模块
4.4.1.1. Intel® Agilex™ 器件的接收器模块 x
4.4.1.1.1. DPA模块 4.4.1.1.2. 同步器(DPA FIFO) 4.4.1.1.3. 数据重对齐模块(Bit Slip) 4.4.1.1.4. 解串器
4.4.2. 对LVDS SERDES接收器提供时钟 x
4.4.2.1. 接收器输入时钟参数设置
4.4.3. LVDS SERDES接收器模式 x
4.4.3.1. Non-DPA模式 4.4.3.2. DPA模式 4.4.3.3. Soft-CDR模式
4.5. LVDS SERDES IP初始化和复位 x
4.5.1. 在Non-DPA模式下初始化LVDS SERDES IP 4.5.2. 在DPA模式下初始化LVDS SERDES IP 4.5.3. 复位DPA 4.5.4. 字边界对齐
4.5.4. 字边界对齐 x
4.5.4.1. 对齐字边界
4.6. External PLL模式的 Intel® Agilex™ LVDS接口 x
4.6.1. 与LVDS SERDES IP连接的IOPLL IP信号接口 4.6.2. External PLL模式的IOPLL参数值 4.6.3. External PLL模式下IOPLL IP与LVDS SERDES IP之间的连接
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算 x
4.7.1. 发送器通道至通道偏移 4.7.2. 接收器偏移裕量(Receiver Skew Margin)
4.8. LVDS SERDES IP时序 x
4.8.1. I/O时序分析 4.8.2. FPGA时序分析 4.8.3. External PLL模式的时序分析
4.8.1. I/O时序分析 x
4.8.1.1. 获取RSKM报告 4.8.1.2. 获取TCCS报告
4.9. LVDS SERDES IP设计实例 x
4.9.1. LVDS SERDES IP可综合的 Intel® Quartus® Prime设计实例 4.9.2. LVDS SERDES IP仿真设计实例 4.9.3. 结合的LVDS SERDES IP发送器和接收器设计实例 4.9.4. LVDS SERDES IP动态相移设计实例
5. I/O和LVDS SERDES设计指南 x
5.1. Intel® Agilex™ I/O设计指南 5.2. Intel® Agilex™ LVDS SERDES设计指南
5.1. Intel® Agilex™ I/O设计指南 x
5.1.1. VREF源和VREF管脚 5.1.2. 基于VCCIO_PIO电压的I/O标准实现 5.1.3. OCT校准模块要求 5.1.4. 布局要求 5.1.5. 同步切换噪声(SSN) 5.1.6. 特殊管脚要求 5.1.7. 外部存储器接口管脚布局要求 5.1.8. HPS共享I/O要求 5.1.9. 时钟要求 5.1.10. SDM共享I/O要求 5.1.11. 配置管脚 5.1.12. 未使用的管脚 5.1.13. 电源排序期间GPIO管脚的准则 5.1.14. 最大DC电流限制 5.1.15. 1.2 V I/O接口电压电平兼容性 5.1.16. I/O仿真
5.1.16. I/O仿真 x
5.1.16.1. HSPICE模型 5.1.16.2. 净长报告(Net Length Reports)
5.2. Intel® Agilex™ LVDS SERDES设计指南 x
5.2.1. 对LVDS使用Integer PLL模式下的PLL 5.2.2. 仅使用PLL的高速时钟对SERDES提供计时 5.2.3. 差分通道的管脚布局 5.2.4. Soft-CDR模式的SERDES管脚对 5.2.5. 将LVDS发送器和接收器布局在同一I/O Bank中
5.2.5. 将LVDS发送器和接收器布局在同一I/O Bank中 x
5.2.5.1. 使用外部PLL
1. Intel® Agilex™ 通用I/O和LVDS SERDES概述
2. Intel® Agilex™ I/O特性和使用
3. Intel® Agilex™ I/O匹配
4. Intel® Agilex™ 高速SERDES I/O体系结构
5. I/O和LVDS SERDES设计指南
6. Intel® Agilex™ 通用I/O和LVDS SERDES用户指南的相关文档
7. Intel Agilex通用I/O和LVDS SERDES用户指南存档
8. Intel® Agilex™ 通用I/O和LVDS SERDES用户指南的文档修订历史

4.4.3.3. Soft-CDR模式

Intel® Agilex™ SERDES通道提供soft-CDR模式以支持GbE和SGMII协议。接收器PLL使用本地时钟源作为参考。

图 69. Soft-CDR模式中的接收器数据通路下图显示了soft-CDR模式数据通路。

在soft-CDR模式中，同步器模块没有被启用。DPA电路选择最佳的DPA时钟相位来对数据进行采样。该时钟被用于bit-slip操作和解串化。DPA模块也将所选择的DPA时钟(由解串因子分频，称为rx_divfwdclk)连同解串的数据一起转送到FPGA逻辑。该时钟信号被放置到外设时钟(PCLK)网络上。

如果使用soft-CDR模式，那么在训练DPA后，请不要置位rx_dpa_reset端口。DPA将持续从PLL中选择新的相位抽头，以跟踪参考时钟与输入数据之间的百万分率(PPM)差异。

在soft-CDR模式中，rx_dpa_locked信号是无效的，因为DPA持续改变其相位以跟踪上游发送器与本地接收器输入参考时钟之间的PPM差异。不过，可以使用rx_dpa_locked信号来确定初始DPA锁定条件表明DPA已经选到最佳抽头来采集数据。在soft-CDR模式下操作时，预计会置低rx_dpa_locked信号。并行时钟，rx_coreclock，由I/O PLL生成，也被转送到FPGA逻辑。

注： 在soft-CDR模式中，您必须将一个SERDES实例的所有接收器通道都布局在一个I/O sub-bank中。顶部I/O sub-bank最多支持4个soft-CDR通道，底部sub-bank最多支持8个soft-CDR通道。请参考 Intel® Agilex™ 器件pin-out文件来识别支持此特性的管脚位置。
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