仅对英特尔可见 — GUID: xiq1484177237853
Ixiasoft
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4.5. 使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP
Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP处理复位序列并支持以下选项:
- 每个通道单独或共享的复位控制
- TX和RX通道的分别控制
- PLL锁定状态输入的迟滞
- 可配置的复位时序
- 作为对PLL失锁响应的自动或手动复位恢复模式
- RX PCS复位前排序TX PCS复位(PIPE应用)
如果Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP不符合您的要求,尤其是需要独立的收发器通道复位时,就应该创建您自己的复位控制器。下图显示了Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP在设计中的典型使用,其中包括一个收发器PHY实例和发送PLL。
Transceiver PHY Reset Controller IP连接到Transceiver PHY和Transmit PLL。Transceiver PHY Reset Controller IP接收来自Transceiver PHY和Transmit PLL的状态。基于状态信号或复位输入,生成Transceiver PHY的TX和RX复位信号。
tx_ready信号表明TX PMA是否退出复位状态,TX PCS是否准备好发送数据。rx_ready信号表明RX PMA是否退出复位状态,RX PCS是否准备好接收数据。 您必须监控这些信号以确定发送器和接收器何时退出复位序列。