仅对英特尔可见 — GUID: zjl1484176856251
Ixiasoft
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4.2. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP实现
Transceiver Reset Endpoints—Transceiver PHY IP core包含Transceiver Reset Endpoints (TREs)。Transceiver Native PHY IP core的模拟和数字复位端口(TX/RX)分别连接到TX TRE和RX TRE的输入。
Transceiver Reset Sequencer— Intel® Quartus® Prime Pro Edition软件检测TRE的存在并自动插入一个Transceiver Reset Sequencer (TRS)47。TRE接收来自复位控制器(用户编码或Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP)的tx_digitalreset,rx_digitalreset,tx_analogreset和rx_analogreset 请求。TRE发送复位请求到TRS以进行规划。TRS规划所有请求的PCS/PMA复位并对每个请求提供确认接收。您可以使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP或者您自己的复位控制器。然而,要使TRS正常工作,必须遵循所需的时序时间。