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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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2.7. 仿真Native PHY IP Core
使用仿真来验证Native PHY收发器功能性。 Intel® Quartus® Prime Pro Edition软件支持 ModelSim® Intel® 以及第三方仿真器中的寄存器传输级(RTL)和门级仿真。通过使用 Intel® Quartus® Prime工程文件运行仿真。
可使用以下仿真流程:
- Scripting IP Simulation—在此流程中,您将执行以下操作:
- 运行ip-setup-simulation实用程序,生成一个仿真脚本,此仿真脚本对设计中所有基础IP的仿真文件进行编译。无论何时升级或修改设计中的IP,都需要重新生成此脚本。
- 通过创建顶级仿真脚本来编译测试台文件并仿真测试台。它将提供(source)在第一个操作中生成的脚本。即使升级或修改设计中的IP,也不必修改此脚本。
- Custom Flow—此流程使您能够自定义仿真以满足更复杂的要求。通过使用此流程可以手动编译设计文件,IP仿真模型文件和Intel仿真库模型。
您可以仿真以下网表:
- RTL功能网表—此网表通过使用Verilog HDL,SystemVerilog和VHDL设计源代码提供周期精确的仿真。Intel和第三方EDA供应商提供仿真模型。
仿真的先决条件
您必须成功地通过 Intel® Quartus® Prime Pro Edition Analysis and Synthesis才能仿真您的设计。
注: 当仿真设计时,必须对reconfig_reset信号应用一个上电复位(两个reconfig_clk周期)。