仅对英特尔可见 — GUID: ahq1484179071370
Ixiasoft
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2.3.4. PMA参数
- TX Bonding Options
- TX PLL Options
- TX PMA Optional Ports
- RX CDR Options
- RX PMA Optional Ports
参数 | 值 | 说明 |
---|---|---|
TX channel bonding mode | Not bonded PMA only bonding PMA and PCS bonding |
选择用于指定通道的绑定模式。绑定通道使用一个TX PLL生成一个驱动多个通道的时钟,从而减少通道到通道偏移。可使用以下选项: Not bonded:在non-bonded配置下,只有高速串行时钟应该从TX PLL连接到Native PHY IP core。收发器通道中的本地时钟生成模块(CGB)生成低速并行时钟。对于non-bonded配置,由于通道彼此无关联,并且反馈路径是PLL内部内,因此不能计算通道之间的偏斜。 PMA only bonding:在PMA bonding中,高速串行时钟从发送器PLL布线到主CGB。主CGB生成高速和低并行时钟,每个通道的本地CGB被旁路。请参考Channel Bonding部分获得更多信息。 PMA and PCS bonding:在 PMA and PCS bonded配置下,每个通道中的本地CGB都被旁路,由主CGB生成的并行时钟用于对网络提供时钟。主CGB生成高速及低速时钟。主通道生成PCS控制信号并通过控制板模块分布到其它通道。 默认值是Not bonded。 请参考PLLs and Clock Networks章节中的Channel Bonding部分了解更多信息。 |
PCS TX channel bonding master | Auto, 0 to <number of channels> -1 | 只有在PMA and PCS bonding模式使能时,才可使用此功能。指定PCS bonded配置的主PCS通道。使用bonding配置的每个Native PHY IP core实例必须指定一个bonding master。如果选择Auto,那么Native PHY IP core会自动选择一个建议的通道。 默认值是Auto。关于TX channel bonding master的详细信息,请参考PLLs and Clock Networks章节。 |
Actual PCS TX channel bonding master | 0 to <number of channels> -1 | 根据您选择的PCS TX channel bonding master参数自动选择此参数值。表明对PCS bonded配置所选择的主PCS通道。 |
PCS reset sequence | Independent Simultaneous |
选择PCS tx/rx_digitalreset是独立地还是同时地置位和置低。选择Independent (独立的)会使每个收发器通道的PCS复位的置位和置低错开。建议对PCS非绑定配置使用independent设置。选择simultaneous (同时的)会同时置位和置低每个收发器通道的所有PCS复位。以下操作要求simultaneous设置:
|
参数 | 值 | 说明 |
---|---|---|
TX local clock division factor | 1, 2, 4, 8 |
指定收发器通道中分频器的值,分频TX PLL输出时钟以生成并行和串行时钟的正确频率。 |
Number of TX PLL clock inputs per channel | 1, 2, 3 , 4 |
指定每个通道的TX PLL时钟输入的数量。如果想在TX PLL时钟源之间进行动态切换时,那么使用此参数。最多4个输入源。 |
Initial TX PLL clock input selection | 0 to <number of TX PLL clock inputs> -1 |
指定最初选择的TX PLL时钟输入。如果要在多个TX PLL时钟输入之间进行切换,那么要使用此参数。 |
参数 | 值 | 说明 |
---|---|---|
Enable tx_pma_iqtxrx_clkout port | On/Off | 使能可选的tx_pma_iqtxrx_clkout输出时钟。此时钟可用于将TX PMA输出时钟级联到PLL的输入。 |
Enable tx_pma_elecidle port | On/Off | 使能tx_pma_elecidle端口。当置位此端口时,发送器被强制进入电气空闲状态。当收发器配置为PCI Express,此端口无影响。 |
参数 | 值 | 说明 |
---|---|---|
Number of CDR reference clocks | 1 - 5 | 指定CDR参考时钟的数量,最多5个。 默认值为1。 |
Selected CDR reference clock | 0 to <number of CDR reference clocks> -1 | 指定初始CDR参考时钟。此参数确定可使用CDR参考。 默认值为0。 |
Selected CDR reference clock frequency | < datarate dependent > | 指定CDR参考时钟频率。此值取决于所指定的数据速率。 您应该选择一个能产生标准板级振荡器参考时钟频率来驱动CDR参考时钟并满足抖动要求的通道数据速率。选择一个偏离标准参考时钟频率的通道数据速率可能会导致自定义板级振荡器时钟频率,这可能会非常昂贵或无法使用。 |
PPM detector threshold | 100 300 500 1000 |
指定CDR的PPM阈值。如果输入串行数据与CDR参考时钟之间的PPM超出此阈值,那么CDR将声明失锁。 默认值为1000。 |
参数 | 值 | 说明 |
---|---|---|
Enable rx_pma_iqtxrx_clkout port | On/Off | 使能可选的rx_pma_iqtxrx_clkout输出时钟。此时钟可用于将TX PMA输出时钟级联到PLL的输入。 |
Enable rx_pma_clkslip port | On/Off | 使能可选的rx_pma_clkslip控制输入端口。 置位时,导致解串器跳过一个串行比特或者暂停串行时钟一个周期以实现字对齐。 |
Enable rx_is_lockedtodata port | On/Off | 使能可选的rx_is_lockedtodata状态输出端口。此信号表明RX CDR当前处于lock to data模式,或者试图锁定到输入数据流。这是一个异步输出信号。 |
Enable rx_is_lockedtoref port | On/Off | 使能可选的rx_is_lockedtoref状态输出端口。此信号表明RX CDR当前锁定到CDR参考时钟。这是一个异步输出信号。 |
Enable rx_set_lockedtodata port and rx_set_lockedtoref ports | On/Off | 使能可选的rx_set_lockedtodata和rx_set_lockedtoref控制输入端口。您可以使用这些控制端口手动控制RX CDR的锁定模式。这些都是异步输入信号。 |
Enable PRBS (Pseudo Random Bit Sequence) verifier control and status ports | On/Off | 使能可选的rx_prbs_err,rx_prbs_clr和rx_prbs_done控制端口。这些端口控制和搜集内部PRBS验证器的状态。 |
Enable rx_seriallpbken port | On/Off | 使能可选的rx_seriallpbken控制输入端口。此信号的置位使能收发器内的TX到RX串行环回路径。这是一个异步输入信号。 |