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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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6.14. 时序收敛建议
在以下情况中,您必须对重配置设置文件关闭时序:
- 当多个重配置设置文件没有使能时。您必须手动将所有修改的配置和目标配置的约束包括在内。请参见以下示例:
图 242. 未使能的多个重配置设置文件
- 当多个重配置设置文件使能时,和
Case 1:需要超过8个配置:
当已用完Native PHY IP支持的最大数量(8个)的配置。您必须手动将所有修改的配置和目标配置(Native PHY IP支持的8个配置之外的配置)的约束包括在内。图 243. 多个重配置文件被使能(n=8)Case 2:一些配置是通过禁用的Multiple Reconfiguration Profile生成的。
图 244.
注: Native PHY IP,支持高达八个重配置设置文件并对所有路径生成相应的SDC约束。
如果任何修改的配置或目标配置包括对PCS设置的更改,那么Intel建议使能Native PHY IP core中的多个重配置设置文件功能。
如果重配置包括仅对PMA设置的更改(例如:PLL切换,CGB分频器切换和refclk切换),那么使用多个重配置设置文件是可选的。
当支持动态重配置时,您必须:
- 包括对PCS-FPGA架构接口上所有修改的配置或目标配置创建额外的时钟。基本配置的时候由Quartus Prime软件创建。这些时钟使 Intel® Quartus® Prime Pro Edition能够对所有收发器配置设置文件以及它们对应的FPGA架构内核逻辑模块执行静态时序分析。
- 在PCS – FPGA架构接口和内核逻辑之间包括了所需要的伪路径。
例如:可以执行动态重配置,使用多个重配置设置文件功能将数据通路从Standard PCS切换到Enhanced PCS。在下面的实例中,基本配置使用Standard PCS (数据速率 = 1.25 Gbps,PCS-PMA宽度 = 10)并驱动FPGA架构中的内核逻辑A。目标配置或修改的配置被配置以使用Enhanced PCS (数据速率 = 12.5 Gbps,PCS-PMA宽度 = 64)并驱动FPGA架构中的内核逻辑B。
图 245. 使用多个重配置设置文件
在上面的示例中,您必须
- 创建 tx_clkout时钟,此时钟用于对FPGA架构中的内核逻辑B提供时钟。
- 根据设计中时钟的连接方式,您可能需要包含额外的约束,设置从内核架构中的寄存器到时钟的伪路径。例如,
set_false_path -from [get_clocks {tx_clkout_enh}] -to [get_registers <Core Logic A>]
set_false_path -from [get_clocks {rx_clkout_enh}] -to [get_registers <Core Logic A>]
set_false_path -from [get_clocks {tx_clkout}] -to [get_registers <Core Logic B>]
set_false_path -from [get_clocks {rx_clkout}] -to [get_registers <Core Logic B>]