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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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6.6.2. PLL重配置
- 对于CMU PLL和CDR重配置,如果使能了后台校准,那么通过将通道偏移地址0x542[0]设置成0x0来禁用后台校准。如果重配置ATX PLL或fPLL,那么跳过此步骤。
如果0x542[0] = 0x0,0x481[2] = 0x0或reconfig_waitrequest为低电平,那么您已成功禁用后台校准。
- Pause Traffic:置位所需通道复位(如有必要)。请参考动态重配置的建议部分来了解关于哪些复位需要被置位的详细信息。
- Prepare PLL:请求PreSICE配置(设置pre_reconfig比特)fPLL/ATX PLL/CMU PLL/CDR以准备重配置。要请求PreSICE, 读取修改写入地址0x100,对于fPLL/ATX PLL/CMU PLL/CDR,将pre_reconfig比特修改成值1。
- 1’b1: 请求PreSICE在重配置模式下配置fPLL/ATX PLL/CMU PLL/CDR。
- 1'b0: 未请求重配置模式。
表 157. pre_reconfig比特映射 TX PLL Offset[bit] ATX_PLL 0x100[1] fPLL 0x100[0] CMU PLL/CDR 0x100[3] - Return Control: 将内部配置总线访问权返回给PreSICE。 要返回控制权,在地址0x000 直接写入0x01 (fPLL/ATX PLL/CMU PLL/CDR)。通过监控pll_cal_busy/rx_cal_busy信号或者从状态寄存器读取 pll_cal_busy/rx_cal_busy信号状态,等待PreSICE完成操作。
- Modify:使用直接重配置流程,Native PHY或PLL IP指导的重配置流程和特殊情况的重配置流程中描述的流程来执行必要的重配置。
- Re-align:如果重配置涉及到数据速率或者协议模式的更改,那么需要重校准并等待校准完成。当tx/rx/pll_cal_busy置低时校准完成。关于校准寄存器和执行校准的步骤的详细信息,请参考校准章节。如果针对数据速率变化重配置了PLL—您必须重校准PLL和通道TX。
- Return Control:执行所有必要的重配置和重新校准后,将内部配置总线访问权返回给PreSICE。要返回总线仲裁,请直接写入0x01到偏移地址0x000。您可能需要重配置通道的PMA模拟参数。请参考更改PMA模拟参数部分来了解详细信息。
- Resume Traffic:置低模拟复位,然后置低数字复位。请参考"动态重配置的建议"来了解关于需要被置低的复位的详细信息。
- 对于CMU PLL和CDR重配置,如果需要可以通过将通道偏移地址0x542[0]设置成0x1来使能后台校准。如果重配置ATX PLL或fPLL,那么跳过此步骤。
- 后台校准功能仅用于H-tile成品器件,从 Intel® Quartus® Prime Design Suite 18.1开始并且数据速率 >= 17.5 Gbps。
- 关于详细信息,请参考后台校准。