仅对英特尔可见 — GUID: ahw1481871898935
Ixiasoft
仅对英特尔可见 — GUID: ahw1481871898935
Ixiasoft
3.1.2.3. fPLL IP Core - 参数,设置和端口
参数 | 范围 | 说明 |
---|---|---|
fPLL Mode |
Core Cascade Source Transceiver |
指定操作的fPLL模式。 选择Core,将fPLL用作一个通用PLL,驱动FPGA内核时钟网络。Core模式下的fPLL不支持动态重配置特性。 选择Cascade Source,作为级联源将一个fPLL连接到另一个PLL。 选择Transceiver,使用fPLL作为收发器模块的发送PLL。 |
Message level for rule violations |
Error/Warning |
设置规则检查级别 选择"error"会导致所有防止IP生成的违规。 选择"warning"将所有违规显示为警告,并且在违规的情况下允许IP生成。 |
Protocol Mode |
Basic PCIe Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade SATA GEN3 HDMI |
管理VCO的内部设置规则。 此参数不是一个预置(preset)。您必须对协议设置所有参数。 |
Bandwidth |
Low Medium High |
指定VCO带宽。 较高带宽能减少PLL锁定时间,但会降低抖动抑制效果。 |
Number of PLL reference clocks |
1 to 5 |
指定fPLL的输入参考时钟数。 |
Selected reference clock source |
0 to 4 |
指定fPLL的初选参考时钟输入。 |
Enable fractional mode |
On/Off |
使能分数频率模式。 此模式使PLL能够输出不是输入参考时钟的整数倍的频率。 |
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver |
1_0V, and 1_1V 45 |
指定收发器电源电压。 |
PLL output frequency |
User defined |
显示PLL的目标输出频率。 |
PLL output datarate |
Read-only |
显示PLL数据速率。 |
PLL integer reference clock frequency |
User defined |
设置fPLL用于时钟综合的参考时钟频率。 |
Configure counters manually |
On/Off |
选择此选项可使您能够手动指定M、N、C和L计数器值。 |
Multiply factor (M-counter) |
8 to 127 (integer mode) 11 to 123 (fractional mode) |
指定乘法因子(M-counter)。 |
Divide factor (N-counter) |
1 to 31 |
指定除法因子(N-counter)。 |
Divide factor (L-counter) |
1, 2, 4, 8 |
指定除法因子(L-counter)。 |
Divide factor (C-counter) |
1 to 512 |
指定在core模式下配置时的内核的fPLL输出时钟频率。 |
参数 | 范围 | 说明 |
---|---|---|
Include Master Clock Generation Block |
On/Off |
使能时,包括一个master CGB,作为fPLL IP core的一部分。PLL输出驱动master CGB。 此参数用于x6/x24绑定和非绑定模式。 |
Clock division factor |
1, 2, 4, 8 |
生成绑定时钟之前,将master CGB时钟输入分频。 |
Enable x24 non-bonded high-speed clock output port |
On/Off |
使能用于x6/xN非绑定模式的master CGB串行时钟输出端口。 |
Enable PCIe clock switch interface |
On/Off |
使能用于PCIe时钟切换电路的控制信号。 |
Enable mcgb_rst and mcgb_rst_stat ports |
On/Off |
当收发器在PCIE Gen 3 x2/x4/x8/x16 PIPE模式下配置时需要mcgb_rst和mcgb_rst_stat端口 。 |
Number of auxiliary MCGB clock input ports |
0-1 |
当收发器在PCIE Gen 3 x2/x4/x8/x16 PIPE模式下配置时此值应设为1,所有其他模式下设为0。 |
MCGB input clock frequency |
Read only |
显示master CGB的所需输入时钟频率。您不能设置此参数。 |
MCGB output data rate |
Read only |
显示master CGB的输出数据速率。您不能设置此参数。 此值是基于MCGB输入时钟频率和MCGB时钟分频因子计算得出的。 |
Enable bonding clock output ports |
On/Off |
使能用于通道绑定的CGB的tx_bonding_clocks输出端口。 对于绑定设计,您必须使能此参数。 |
PMA interface width |
8, 10, 16, 20, 32, 40, 64 |
指定PMA-PCS接口宽度。 将此值与选择用于Native PHY IP core的PMA接口宽度相匹配。您必须选择一个正确的值以生成Native PHY IP core的绑定时钟。 |
参数 | 范围 | 说明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
使能动态重配置接口。 |
Enable Native PHY Debug Master Endpoint |
On/Off |
使能时,PLLIP包括一个从内部链接到 Avalon® memory-mapped interface slave的嵌入式Native PHY Debug Master Endpoint。NPDME能够访问收发器的重配置空间。它能够使用System Console通过JTAG执行某些测试和调试功能。对于使用多个通道的配置,此选项要求您使能"Share reconfiguration interface"选项,此选项也可能要求系统中包含一个jtag_debug链路。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
使能时,reconfig_waitrequest不通过PreSICE显示 Avalon® memory-mapped interface仲裁的状态。 Avalon® memory-mapped interface仲裁状态会在一个软状态寄存器比特中反映出来。此特性要求使能"Optional Reconfiguration Logic"下的"Enable control and status registers"功能。 |
Enable capability registers |
On/Off |
使能capability寄存器,此寄存器提供关于收发器PLL的配置的高级信息。 |
Set user-defined IP identifier |
1 to 5 |
设置用户定义的数字标识符,以便当capability寄存器使能时,可以从user_identifier偏移读取。 |
Enable control and status registers |
On/Off |
使能软核寄存器,通过嵌入式调试重配置接口在phy接口上读取状态信号和写入控制信号。可用信号包括pll_cal_busy,pll_locked和pll_powerdown。 |
Configuration file prefix |
On/Off |
使能时,指定用于所生成配置文件的文件前缀。IP的每个变体都应该使用唯一的前缀。 |
Generate SystemVerilog package file |
On/Off |
使能时,IP生成一个SystemVerilog封装文件,命名为"(配置文件前缀)_reconfig_parameters.sv",其中包含使用重配置所需的属性值定义的参数。 |
Generate C header file |
On/Off |
使能时,IP生成一个C header文件命名为"(配置文件前缀)_reconfig_parameters.h",其中包含使用重配置所需的属性值定义的宏。 |
Generate MIF (Memory Initialize File) |
On/Off |
使能时,IP生成一个MIF (Memory Initialization File,存储器初始化文件),命名为"(配置文件前缀)_reconfig_parameters.mif"。MIF以数据格式包含重配置所需的属性值。 |
Enable multiple reconfiguration profiles |
On/Off |
使能时,您可以使用GUI存储多个配置。IP为所有存储的设置文件(profile)生成重配置文件。IP还会检查多个重配置设置文件的一致性,以确保在它们之间可进行重配置。 |
Enable embedded reconfiguration streamer |
On/Off |
使能嵌入式重配置streamer,自动化多个预定义配置设置文件(profile)之间的动态重配置进程。 |
Generate reduced reconfiguration files |
On/Off |
使能时,Native PHY会生成重配置报告文件,其中仅包含多个已配置配置文件之间不同的属性或RAM数据。 |
Number of reconfiguration profiles |
1 to 31 |
指定多个重配置设置文件使能时要支持的重配置设置文件的数量。 |
Store current configuration to profile: |
1, 2, 4, 8 |
点击"Store profile"按钮时,选择要存储哪个重配置设置文件(reconfiguration profile)。 |
端口 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_refclk0 | Input |
N/A |
参考时钟输入端口0。 有五个参考时钟输入端口。可用的参考时钟端口数量取决于Number of PLL reference clocks参数。 |
pll_refclk1 | Input |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
Input |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
Input |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
Input |
N/A |
参考时钟输入端口4。 |
mcgb_aux_clk0 |
Input |
N/A |
用于PCIe在链路速度协商期间在fPLL/ATX PLL之间进行切换。 |
pcie_sw[1:0] |
Input |
Asynchronous |
用于PCIe协议实现的2-bit速率切换控制输入 |
mcgb_rst |
Input |
N/A |
复位master CGB。仅在实现PCI Express Gen 3 PIPE时才应该使用此端口。 |
tx_serial_clk |
Output |
N/A |
GX通道的高速串行时钟输出端口。代表x1时钟网络。 |
pll_locked |
Output |
Asynchronous |
高电平有效状态信号,表明PLL是否被锁定。 |
pll_cascade_clk |
Output | N/A | fPLL级联时钟输出端口 |
pll_pcie_clk |
Output |
N/A |
用于PCIe。 |
pll_cal_busy |
Output |
Asynchronous |
状态信号,当进行PLL校准时被置为高电平。 对此信号和复位控制器IP上的tx_cal_busy端口执行逻辑OR。 |
tx_bonding_clocks[5:0] |
Output |
N/A |
可选的6-bit总线,承载Master CGB的低速并行时钟输出。 用于通道绑定,代表x6/x24时钟网络。 |
mcgb_serial_clk |
Output |
N/A |
用于x6/x24非绑定配置的高速串行时钟输出。 |
pcie_sw_done[1:0] |
Output |
Asynchronous |
用于PCIe协议实现的2-bit速率切换状态输出。 |
pll_cascade_clk | Output |
N/A |
fPLL级联输出端口 |
outclk_div1 | Output |
N/A |
内核输出时钟(仅在Core模式下)。此频率是PLL输出频率。与refclk没有相位关系。 |
outclk_div2 | Output |
N/A |
内核输出时钟(仅在Core模式下)。此频率是outclk_div1频率的一半。相位对齐到outclk_div1。 |
outclk_div4 | Output |
N/A |
内核输出时钟(仅在Core模式下)。此频率是outclk_div1频率的四分之一。相位对齐到outclk_div1。 |
mcgb_rst_stat |
Output |
N/A |
master CGB的状态信号。仅在实现PCI Express Gen 3 PIPE时才应该使用此端口。 |