仅对英特尔可见 — GUID: szs1481872061273
Ixiasoft
仅对英特尔可见 — GUID: szs1481872061273
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3.1.3.2. CMU PLL IP Core - 参数,设置和端口
参数 | 范围 | 说明 |
---|---|---|
Number of PLL reference clocks |
1 to 4 |
指定CMU PLL的输入参考时钟数。 此参数可用于数据速率重配置。 |
Selected reference clock source |
0 to 3 |
指定CMU PLL的初选参考时钟输入。 |
Bandwidth |
Low Medium High |
PLL带宽指定PLL跟踪输入时钟和抖动的能力。"Low"带宽设置的PLL表示更好的抖动抑制,但锁定速度较慢。"High"带宽的PLL有更快的锁定时间,但会跟踪更多的抖动。"Medium"带宽提供锁定时间和抖动抑制之间的平衡。 |
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver |
1_0V, and 1_1V 46 |
选择收发器的VCCR_GXB和VCCT_GXB电源电压。 |
PLL reference clock frequency |
请参考GUI |
选项PLL的输入参考时钟频率(MHz)。 |
PLL output frequency |
请参考GUI |
指定PLL的目标输出频率(MHz)。 |
参数 | 范围 | 说明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
使能动态重配置接口。 |
Enable Native PHY Debug Master Endpoint |
On/Off |
使能时,PLL IP包括一个从内部链接到 Avalon® memory-mapped interface slave的嵌入式Native PHY Debug Master Endpoint。NPDME能够访问收发器的重配置空间。它能够使用System Console通过JTAG执行某些测试和调试功能。对于使用多个通道的配置,此选项要求您使能"Share reconfiguration interface"选项,此选项也可能要求系统中包含一个jtag_debug链路。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
使能时,reconfig_waitrequest不通过PreSICE显示 Avalon® memory-mapped interface仲裁的状态。 Avalon® memory-mapped interface仲裁状态会在一个软状态寄存器比特中反映出来。此特性要求使能"Optional Reconfiguration Logic"下的"Enable control and status registers"功能。 |
Enable capability registers |
On/Off |
使能capability寄存器,此寄存器提供关于收发器PLL的配置的高级信息。 |
Set user-defined IP identifier |
0 to 255 |
设置用户定义的数字标识符,以便当capability寄存器使能时,可以从user_identifier偏移读取。 |
Enable control and status registers |
On/Off |
使能软核寄存器,通过嵌入式调试重配置接口在phy接口上读取状态信号和写入控制信号。可用信号包括pll_cal_busy,pll_locked和pll_powerdown。 |
Configuration file prefix |
altera_xcvr_cdr_pll_s10 |
使能时,指定用于所生成配置文件的文件前缀。IP的每个变体都应该使用唯一的前缀。 |
Generate SystemVerilog package file |
On/Off |
使能时,IP生成一个SystemVerilog封装文件,命名为"(配置文件前缀)_reconfig_parameters.sv",其中包含使用重配置所需的属性值定义的参数。 |
Generate C header file |
On/Off |
使能时,IP生成一个C header文件命名为"(配置文件前缀)_reconfig_parameters.h",其中包含使用重配置所需的属性值定义的宏。 |
Generate MIF (Memory Initialize File) |
On/Off |
使能时,IP生成一个MIF (Memory Initialization File,存储器初始化文件),命名为"(配置文件前缀)_reconfig_parameters.mif"。MIF以数据格式包含重配置所需的属性值。 |
参数 | 范围 | 说明 |
---|---|---|
Multiply factor (M-Counter) |
1 to 5 |
指定反馈乘法器计数器(M计数器)的值 |
Divide factor (N-Counter) |
0 to 4 |
指定pre-divider计数器(N计数器)的值 |
Divide factor (L-Counter) |
Low Medium High |
指定相位频率检测器(PFD)电路的值 |
端口 | 范围 | 时钟域 | 说明 |
---|---|---|---|
pll_refclk0 |
input |
N/A |
参考时钟输入端口0。 有5个参考时钟输入端口。可用的参考时钟端口数量取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
input |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
input |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
input |
N/A |
参考时钟输入端口3。 |
tx_serial_clk |
output |
N/A |
GX通道的高速串行时钟输出端口。表示x1时钟网络。 |
pll_locked |
output |
Asynchronous |
高电平有效状态信号,表明PLL是否被锁定。 |
pll_cal_busy |
output |
Asynchronous |
状态信号,当PLL校准进行时,它被置为高电平。 对此信号和复位控制器IP上的tx_cal_busy端口执行逻辑OR。 |