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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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3.11.4. 混合和匹配实例
在 Intel® Stratix® 10收发器体系结构中,单独的Native PHY IP core和PLL IP core方案支持很大的灵活性。共享PLL和重配置数据速率会很容易。下面的设计实例显示了PLL共享以及绑定和非绑定时钟配置。
图 167. 混合和匹配设计示例
PLL实例
在此示例中,使用了两个ATX PLL示例和5个fPLL示例。对每个PLL示例选择一个相应的参考时钟。IP Catalog列出了可用的PLL。
对于PLL IP core,使用以下的数据速率和配置设置:
- 收发器PLL实例0:输出时钟频率为6.25 GHz的ATX PLL
- 使能Master CGB和绑定输出时钟。
- 收发器PLL实例1:输出时钟频率为5.1625 GHz的fPLL
- 选择Use as Transceiver PLL 选项。
- 收发器PLL实例2:输出时钟频率为0.625 GHz的fPLL
- 收发器PLL实例3:输出时钟频率为2.5 GHz的fPLL
- 选择Enable PCIe clock output port选项。
- 选择Use as Transceiver PLL选项。
- 将Protocol Mode设置成PCIe Gen2。
- 收发器PLL实例4:输出时钟频率为4 GHz的ATX PLL
- 使能Master CGB和绑定输出时钟。
- 选择Enable PCIe clock switch interface选项。
- 将Number of Auxiliary MCGB Clock Input ports设置成1。
Native PHY IP Core实例
在此示例中,使用了三个Transceiver Native PHY IP core实例和两个10GBASE-KR PHY IP实例。对PHY IP使用以下数据速率和配置设置:
- 包括一个10通道绑定组的12.5 Gbps Interlaken
- 从 Intel® Stratix® 10 Transceiver Native PHY IP core GUI选择Interlaken 10x12.5 Gbps preset。
- 包括一个四通道非绑定组的1.25 Gbps Gigabit Ethernet
- 从 Intel® Stratix® 10 Transceiver Native PHY IP core GUI中选择GIGE-1.25Gbps preset。
- 将Number of data channels更改为2。
- 包括一个八通道绑定组的PCIe Gen3
- 从 Intel® Stratix® 10 Transceiver Native PHY IP core GUI选择PCIe PIPE Gen3x8 preset。
- 在TX Bonding options下,将PCS TX channel bonding master设置成channel 5。
注: 必须将PCS TX通道绑定主器件放置在收发器bank中的通道1或通道4中。在此示例中,绑定组的第5个通道被放置在收发器bank中的通道1中。
- 请参考PCI Express (PIPE)来了解详细信息。
- 2个通道的10.3125 Gbps 10GBASE-KR非绑定组
- 例化 Intel® Stratix® 10 1G/10GbE和10GBASE-KR PHY IP两次,每个通道一个实例。
- 请参考10GBASE-KR PHY IP Core来了解详细信息。
PLL和时钟网络的连接指南
- 对于包括一个10通道绑定组的12.5 Gbps Interlaken,将tx_bonding_clocks连接到收发器PLL的tx_bonding_clocks输出端口。对所有10绑定通道进行此连接。此连接使用一个master CGB和x6/x24时钟线来达到绑定组中的所有通道。
- 将10GBASE-KR PHY IP的两个实例的tx_serial_clk端口连接到PLL实例1(5.1625 GHz的fPLL)的tx_serial_clk端口。此连接在收发器bank中使用x1时钟线。
- 将1.25 Gbps Gigabit Ethernet非绑定PHY IP实例连接到PLL实例2的tx_serial_clk端口。进行两次这样的连接,每个通道一次。此连接在收发器bank中使用x1时钟线。
- 连接8通道PCIe Gen3绑定组:
- 将PHY IP的tx_bonding_clocks连接到Transceiver PLL Instance 4的tx_bonding_clocks 端口。 对8个绑定通道的每一个进行此连接。
- 将PHY IP的pipe_sw_done连接到transceiver PLL instance 4的pipe_sw端口。
- 将PLL instance 3的pll_pcie_clk端口连接到PHY IP的pipe_hclk_in端口。
- 将PLL instance 3的tx_serial_clk端口连接到PLL instance 4的mcgb_aux_clk0端口。此连接作为PCIe速度协商协议的一部分是必需的。
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