仅对英特尔可见 — GUID: ujv1484179107734
Ixiasoft
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2.3.12. PMA,校准和复位端口
在下表中,变量代表这些参数:
- <n>—通道的数量
- <d>—串化因子
- <s>—符号大小
- <p>—PLL的数量
名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
tx_serial_data[<n>-1:0] | Input | N/A | 这是TX PMA的串行数据输出。 |
tx_serial_clk0 | Input | Clock | 这是来自TX PLL的串行时钟。此时钟的频率取决于数据速率和时钟分频因子。此时钟仅用于非绑定(non-bonded)通道。对于绑定通道,使用tx_bonding_clocks时钟TX输入。 |
tx_bonding_clocks[<n><6>-1:0] | Input | Clock | 这是一条6-bit总线,承载每个通道的低速并行时钟。这些时钟是主CGB的输出。仅对绑定通道使用这些时钟。 |
可选端口 | |||
tx_serial_clk1 tx_serial_clk2 tx_serial_clk3 tx_serial_clk4 |
Inputs | Clock | 这些是TX PLL的串行时钟。当指定多个TX PLL时,使能这些附加端口。 |
tx_pma_iqtxrx_clkout | Output | Clock | 如果在Transceiver Native PHY IP core Parameter Editor中开启Enable tx_pma_iqtxrx_clkout 端口,那么此端口可用。该输出时钟可用于将TX PMA输出时钟级联到同一tile中的PLL的输入。 |
tx_pma_elecidle[<n>-1:0] | Input | Asynchronous FSR9 |
此信号置位时,发送器被强制进入电气空闲状态。当对PCI Express协议配置收发器时,此端口不起作用。 |
名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
rx_serial_data[<n>-1:0] | Input | N/A | 指定RX PMA的串行数据输入。 |
rx_cdr_refclk0 | Input | Clock | 指定RX时钟数据恢复(CDR)电路的参考时钟输入。 |
可选端口 | |||
rx_cdr_refclk1– rx_cdr_refclk4 | Input | Clock | 指定RX时钟数据恢复(CDR)电路的参考时钟输入。这些端口使您能够更改CDR数据速率。 |
rx_pma_iqtxrx_clkout | Output | Clock | 如果在Transceiver Native PHY IP core Parameter Editor中开启Enable rx_pma_iqtxrx_clkout 端口,那么此端口可用。该输出时钟可用于将RX PMA输出时钟级联到PLL的输入。 |
rx_pma_clkslip | Input | Clock SSR9 |
置位时,导致解串器跳过一个串行比特或者暂停串行时钟一个周期以实现字对齐。 |
rx_is_lockedtodata[<n>-1:0] | Output | rx_clkout | 置位时,表示CDR PLL处于locked-to-data模式。当此端口连续置位并且不在置位和置低之间切换时,可以确认它实际上是锁定到数据的。 |
rx_is_lockedtoref[<n>-1:0] | Output | rx_clkout | 置位时,表明CDR PLL处于locked-to-reference模式。 |
rx_set_locktodata[<n>-1:0] | Input | Asynchronous | 此端口提供对RX CDR电路的手动控制。置位时,CDR切换到lock-to-data模式。有关更多详细信息,请参考Manual Lock Mode。 |
rx_set_locktoref[<n>-1:0] | Input | Asynchronous | 此端口提供对RX CDR电路的手动控制。置位时,CDR切换到lock-to-reference模式。有关更多详细信息,请参考Manual Lock Mode。 |
rx_prbs_done[<n>-1:0] | Output | rx_coreclkin或rx_clkout SSR9 |
置位时表明验证器已经对齐并采集到连续的PRBS码型,已经对准并捕获连续的PRBS模式,第一次传递多项式完成。 |
rx_prbs_err[<n>-1:0] | Output | rx_coreclkin或rx_clkout SSR9 |
置位时,仅在rx_prbs_done信号置位后指示一个错误。对出现的每个错误,此信号都会置位3个并行时钟周期。每个字中的错误仅出现一次。 |
rx_prbs_err_clr[<n>-1:0] | Input | rx_coreclkin或rx_clkout SSR9 |
置位时,清零PRBS码型并置低rx_prbs_done信号。 |
rx_std_signaldetect[<n>-1:0] | Output |
Asynchronous |
使能时,信号阈值检测电路检测出现在RX输入缓存上的信号电平是否高于信号检测阈值电压。PCI Express,SATA和SAS协议需要此信号。 |
名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
rx_seriallpbken[<n>-1:0] | Input | Asynchronous FSR 10 |
在Transceiver Native PHY IP core Parameter Editor中开启Enable rx_seriallpbken 端口后方可使用此端口。此信号的置位使能收发器内的TX到RX串行环回路径。此信号可以在Duplex或者Simplex模式下使能。如果在Simplex模式下使能,那么您必须在相同源的TX以及RX实例上驱动此信号。否则设计无法编译。 |
名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
tx_cal_busy[<n>-1:0] | Output | Asynchronous SSR9 |
置位时,表示初始TX校准正在进行中。对于初始以及手动重新校准,此信号将在校准期间置位,并在校准完成后置低。在校准完成前,通道必须保持在复位状态。 |
rx_cal_busy[<n>-1:0] | Output | Asynchronous SSR9 |
置位时,表示初始RX校准正在进行中。对于初始以及手动重新校准,此信号将在校准期间置位,并在校准完成后置低。 |
名称 | 方向 | 时钟域11 | 说明 |
---|---|---|---|
tx_analogreset[<n>-1:0] | Input | Asynchronous | 复位收发器PHY的PMA TX部分。 |
tx_digitalreset[<n>-1:0] | Input | Asynchronous | 复位收发器PHY的PCS TX部分。12 |
rx_analogreset[<n>-1:0] | Input | Asynchronous | 复位收发器PHY的PMA RX部分。 |
rx_digitalreset[<n>-1:0] | Input | Asynchronous | 复位收发器PHY的PCS RX部分。13 |
tx_analogreset_stat [<n>-1:0] | Output | Asynchronous | TX PMA复位状态端口。 |
rx_analogreset_stat [<n>-1:0] | Output | Asynchronous | RX PMA复位状态端口。 |
tx_digitalreset_stat [<n>-1:0] | Output | Asynchronous | TX PCS复位状态端口。 |
rx_digitalreset_stat [<n>-1:0] | Output | Asynchronous | RX PCS复位状态端口。 |
tx_dll_lock | Output | Asynchronous | TX PCS延迟锁环状态端口。当RX Core FIFO在Interlaken或Basic模式下运行时,此端口可用。 |
可选复位端口 | |||
rcfg_tx_digitalreset_release_ctrl[<n>-1:0] 14 | Input | Asynchronous | 当使用67:32,67:40或67:64的TX PCS Gearbox ratio重配置到Enhanced PCS Configurations或者从Enhanced PCS Configurations重配置时,必须使用此端口。 |