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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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5.3.2.4. 8B/10B解码器
8B/10B解码器的主要功能是将一个10-bit编码值视为输入,并生成一个8-bit数据值和1-bit控制值作为输出。在速率匹配FIFO使能的配置中,8B/10B解码器接收来自速率匹配FIFO的数据。在速率匹配FIFO禁用的配置中,8B/10B解码器接收来自字对齐器的数据。8B/10B解码器在以下两种情况下运行:
- 当PCS-PMA接口宽度为10比特,并且PCS-Core接口到FPGA架构宽度为8比特时
- 当PCS-PMA接口宽度为20比特,并且PCS-Core接口到FPGA架构宽度为16比特时
图 212. 单宽模式和双宽模式下的8B/10B解码器
当PCS-PMA接口宽度为10比特时,仅使用一个8B/10B解码器来执行转换。当PCS-PMA接口宽度为20比特时,使用两个级联的8B/10B解码器。首先对接收收到的20-bit编码数据的10-bit LSByte进行解码,然后将最终运行差异转发到负责对10-bit MSByte进行解码的8B/10B解码器。级联的8B/10B解码器将20-bit编码数据解码为16-bit数据和2-bit控制标识符。2-bit控制标识符的MSB和LSB分别与16-bit解码数据代码组的MSByte和LSByte相对应。解码数据会馈送到字节解串器或RX PCS FIFO中。