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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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6.9.1. 切换发送器PLL
动态切换数据速率可以提高系统灵活性,从而能够支持多种协议。可以通过从一个发送器PLL切换到另一个PLL来更改接收器通道的数据速率。 要在发送器PLL之间进行切换,必须执行一个通道重配置,对通道的本地CGB MUX选择线进行重配置。最多可以使用4个不同的发送器PLL来为收发器通道计时。可以使用Native PHY IP core上的重配置接口来指定驱动接收器通道的PLL。不论有多少发送器PLL参与,PLL切换方法都相同。
在启动PLL切换过程之前,请确保Transceiver Native PHY实例定义了不止一个发送器PLL输入。在Transceiver Native PHY参数化过程中,请在TX PMA选项卡上指定Number of TX PLL clock inputs per channel参数。
请参考Logical View of the L-Tile/H-Tile Transceiver Registers来了解关于寄存器和比特的详细信息。显露的tx_serial_clk比特数量取决于发送器PLL的数量。在此操作中,请使用Native PHY重配置接口。
收发器Native PHY端口 | 说明 | 地址 | 比特 |
---|---|---|---|
tx_serial_clk0 | 代表逻辑PLL0。查找寄存器x117[3:0]存储从逻辑PLL0的到物理PLL的映射。 | 0x117 (Lookup Register) | [3:0] |
tx_serial_clk1 | 代表逻辑PLL1。查找寄存器x117[7:4]存储从逻辑PLL1到物理PLL的映射。 | 0x117 (Lookup Register) | [7:4] |
tx_serial_clk2 | 代表逻辑PLL2。查找寄存器x118[3:0]存储从逻辑PLL2到物理PLL的映射。 | 0x118 (Lookup Register) | [3:0] |
tx_serial_clk3 | 代表逻辑PLL3。查找寄存器x118[7:4]存储从逻辑PLL3到物理PLL的映射。 | 0x118 (Lookup Register) | [7:4] |
N/A | PLL选择MUX | 0x111 | [7:0] |
执行一个PLL切换时,必须指定所要切换的查找寄存器地址和比特值。下面的过程说明了在有多个PLL连接到一个通道时如何选择特定的发送器PLL。要更改CDR的数据速率,请遵照通道和PLL模块的详细重配置步骤执行。确定要切换到的逻辑PLL后,请遵照此过程切换到需要的发送器PLL:
- 在执行动态重配置的步骤中执行步骤1到10的必要步骤。
- 从相应的查找寄存器地址中读取并保存所需的4-bit码型。例如:切换到逻辑PLL1需要保存地址0x117的bites [7:4]。
- 按照下表将在上一步中读取的4-bit值编码成一个8-bit值:
表 159. 逻辑PLL编码 4-bit逻辑PLL比特 到地址0x111的8-bit映射 [3..0] {~logical_PLL_offset_readdata[3], logical_PLL_offset_readdata[1:0],logical_PLL_offset_readdata[3], logical_PLL_offset_readdata[3:0] } [7..4] {~logical_PLL_offset_readdata[7], logical_PLL_offset_readdata[5:4],logical_PLL_offset_readdata[7], logical_PLL_offset_readdata[7:4] } 注: 例如,如果重配置成逻辑PLL1,那么bits [7:4]被编码成一个8-bit值{~bit[7], bit[5:4], bit[7], bit[7:4]}。 - 使用已编码的8-bit值对地址0x111的bits[7:0]执行read-modify-write操作。
- 在执行动态重配置的步骤中执行步骤12到14的必要步骤。
图 236. TX PLL切换