仅对英特尔可见 — Ixiasoft
2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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5.2.2.10.5. 10GBASE-R模式
在10GBASE-R模式下,RX Core FIFO用作一个时钟补偿FIFO。当模块同步器实现模块锁定时,会通过FIFO发送数据。空闲有序集(OS)将被删除,会插入空闲数据以补偿RX低速并行时钟与FPGA架构时钟之间的时钟差(对于最大数据包长度64,000个字节,为 ±100 ppm)。
空闲OS删除
在包含四个OS的组中删除空闲数据(当存在两个连续的OS时),直到rx_fifo_rd_pfull标志置低为止。通过检查当前字和上一个字来检查每个字(由小写字(LW)和大写字(UW)组成),决定是否可以删除。
Deletable | Case | Word | Previous | Current | Output | |
---|---|---|---|---|---|---|
Lower Word | 1 | UW | !T | X | !T | X |
LW | X | I | X | X | ||
2 | UW | OS | X | OS | X | |
LW | X | OS | X | X | ||
Upper Word | 1 | UW | X | I | X | X |
LW | X | !T | X | !T | ||
2 | UW | X | OS | X | X | |
LW | X | OS | X | OS |
如果仅删除了一个字,那么由于数据路径的宽度是两个字,因此必须对数据进行移位。在删除了两个字之后,FIFO 会对一个周期停止写入,并在下一个8-byte数据模块上出现一个同步标志(rx_control[8])。还有一个不经过FIFO的异步状态信号rx_enh_fifo_del。
图 202. 空闲字删除下图显示了从接收器数据流中删除空闲字。
图 203. OS字删除下图显示了删除接收器数据流中的有序集字(ordered set word)。
空闲插入(Idle Insertion)
在rx_enh_fifo_pempty标志置低之后会在包含8个Idle的组中出现空闲插入。Idle可以插在Idle或OS后面。Idle将插入在8个字节的组中。数据移位不是必需的。有一个同步状态 rx_enh_fifo_insert信号附加到所插入的8字节Idle。
Case | Word | Input | Output | |
---|---|---|---|---|
1 | UW | I-DS | I-DS | I-In |
LW | X | X | I-In | |
2 | UW | OS | OS | I-In |
LW | X | X | I-In | |
3 | UW | S | I-In | S |
LW | I-DS | I-DS | I-In | |
4 | UW | S | I-In | S |
LW | OS | OS | I-In |
图 204. 空闲字插入(Idle Word Insertion)下图显示如何在接收器数据流中插入空闲字。