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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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3.9.2. PMA和PCS绑定
PMA和PCS绑定减少了一组通道内PMA和PCS输出之间的偏斜。
对于PMA绑定,使用x6或者x24。对于PMA和PCS绑定,通过使用PCS内的专用硬件对绑定组中的一些PCS控制信号进行偏斜对齐。
图 159. PMA和PCS绑定
PMA和PCS绑定使用主通道和从通道。绑定组中的一个PCS通道被选为主通道,所有其他通道都是从通道。为确保所有通道同时开始发送数据并处于相同状态,主通道会生成一个启动条件(start condition)。此条件被发送到所有从通道。此启动条件的信号分配会导致两个并行时钟周期延迟。由于此信号依次通过每个PCS通道,因此每个通道都会增加此延迟。每个从通道使用的启动条件根据从通道与主通道的距离进行延迟补偿。这导致所有通道在同一时钟周期开始。
收发器PHY IP自动选择中心通道作为主PCS通道。这最大限度地减少了绑定组的总启动延迟。
注: 使用主通道的tx_clkout作为源时钟,驱动绑定接口中的所有其他通道的tx_coreclkin端口。
注: 由于PMA和PCS绑定信号穿过每个PCS模块,因此必须连续放置PMA和PCS绑定组。在对专用RX串行输入和TX串行输出(例如:GXBR4D_TX_CH0p和GXBR4D_TX_CH0n TX串行输出的PIN_BC7和PIN_BC8)进行管脚分配时需要维持通道顺序。通道需要从下到上按升序排列。在进行管脚分配时交换通道会导致错误。