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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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7.5. 用户重新校准
上电校准会自动校准应用中使用的所有PLL和收发器通道。如果满足以下条件,那么需要进行用户重新校准:
- 器件上电期间,OSC_CLK_1被置位并运行稳定,但收发器参考时钟保持置低直到上电完成。
- 上电期间,OSC_CLK_1和收发器参考时钟被置位并且运行稳定。完成器件上电后,收发器参考时钟会更改频率。当这种情况发生时,收发器参考时钟可能会变得不稳定,或者应用在正常操作期间要求不同的收发器参考时钟,这些都可能会导致数据速度发生变化。
- 在正常操作下器件上电后,您重配置收发器数据速率。
- 如果使用CDR CMU作为一个TX PLL,那么必须对使用CDR CMU作为TX PLL的通道的PMA TX进行重新校准。
- 如果在上电校准期间由于参考时钟不稳定而重新校准TX PLL,那么必须在TX PLL重新校准后对PMA TX进行重新校准。
- 如果TX PLL和CDR共享同一参考时钟,此参考时钟在上电校准期间是不稳定的,那么必须重新校准TX PLL,PMA TX和PMA RX。PMA RX校准包括CDR校准。
- 如果fPLL作为第二个PLL(下游级联的PLL)进行连接,那么需要重新校准fPLL。这一点很重要,尤其是在第一个PLL输出时钟不稳定的情况下。
您也必须在执行用户重新校准后复位收发器。例如,如果执行包括PLL重配置和PLL与通道接口切换的数据速率自动协商,那么必须复位收发器。
校准后需要正确的复位流程。Intel建议使用具有tx_cal_busy和rx_cal_busy输入的 Intel® Stratix® 10 Transceiver Reset Controller IP,并遵循Intel建议的复位流程。您需要将Native PHY IP core输出上的tx_cal_busy和rx_cal_busy连接到设计中的复位控制器输入。当执行用户重新校准时,自动进行校准时复位(reset upon calibration)。
您可以通过写入特定的重新校准寄存器来启动重新校准过程。您必须在生成Native PHY IP或PLL IP core时使能功能寄存器才能访问0x480或0x481寄存器。