仅对英特尔可见 — GUID: akl1484165155458
Ixiasoft
2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
仅对英特尔可见 — GUID: akl1484165155458
Ixiasoft
2.3.7. Enhanced PCS参数
这一部分定义了Native PHY IP core GUI中的可用参数,以自定义Enhanced PCS中的单独模块。
下表描述了可用参数。根据所选的Transceiver Configuration Rule ,如果指定的设置违反了协议标准,那么Native PHY IP core Parameter Editor将打印错误或警告消息。
注: 关于那些可被使能或禁用的可选端口的详细信息,请参考Enhanced PCS Ports部分。
参数 | 范围 | 说明 |
---|---|---|
Enhanced PCS / PMA interface width | 32, 40, 64 | 指定Enhanced PCS与PMA之间的接口宽度。 |
FPGA fabric /Enhanced PCS interface width | 32, 40, 64, 66, 67 | 指定Enhanced PCS与FPGA架构之间的接口宽度。 66-bit FPGA架构到PCS接口宽度使用TX和RX并行数据的64-bits。模块同步器通过控制总线的较低的2比特来决定66-bit字的模块边界。 67-bit FPGA架构到PCS接口宽度使用TX和RX并行数据的64-bits。模块同步器通过控制总线的较低的3比特来决定67-bit字的模块边界。 |
Enable 'Enhanced PCS' low latency mode | On/Off | 使能Enhanced PCS的低时延路径。开启此选项时,Enhanced PCS中单独的功能模块被旁路,以提供PMA到Enhanced PCS之间的最低时延路径。使能时,此模式适用GX收发器通道。Intel建议不要对收发器通道使能此选项。 |
参数 | 范围 | 说明 |
---|---|---|
Enable Interlaken frame generator | On / Off | 使能Enhanced PCS的帧生成器模块。 |
Frame generator metaframe length | 5-8192 | 指定帧生成器的元帧(metaframe)长度。此元帧长度包括由帧生成器创建的4个帧控制字(framing control words)。 |
Enable Frame Generator Burst Control | On / Off | 使能帧生成器突发。这决定是否帧生成器根据tx_enh_frame_burst_en端口的输入从TX FIFO读取数据。 |
Enable tx_enh_frame port | On / Off | 使能tx_enh_frame状态输出端口。当Interlaken帧生成器使能时,此信号表明一个新元帧的开始。这是一个异步信号。 |
Enable tx_enh_frame_diag_status port | On / Off | 使能tx_enh_frame_diag_status 2‑bit输入端口。当Interlaken帧生成器使能时,此信号的值包含来自帧层诊断字的状态消息。此信号与tx_clkout同步。 |
Enable tx_enh_frame_burst_en port | On / Off | 使能tx_enh_frame_burst_en输入端口。当使能Interlaken帧生成器的突发控制时,此信号被置位以控制从TX FIFO的帧生成器数据读取。此信号与tx_clkout同步。 |
参数 | 范围 | 说明 |
---|---|---|
Enable Interlaken frame synchronizer | On / Off | 开启此选项时,使能Enhanced PCS帧同步器。 |
Frame synchronizer metaframe length | 5-8192 | 指定帧同步器的元帧长度。 |
Enable rx_enh_frame port | On / Off | 使能tx_enh_frame output port。当Interlaken帧生成器使能时,此信号表明一个新元帧的开始。这是一个异步信号。 |
Enable rx_enh_frame_lock port | On / Off | 使能rx_enh_frame_lock output port。当Interlaken帧同步器使能时,此信号被置位以表明帧同步器已经实现元帧描述。这是一个异步输出信号。 |
Enable rx_enh_frame_diag_status port | On / Off | 使能rx_enh_frame_diag_status output port。当Interlaken帧同步器使能时,此信号包含成帧层诊断字的值(bits 33:32])。这是一个每通道2比特输出信号。当接收到一个有效的诊断字时,此信号被锁存。这是一个异步信号。 |
参数 | 范围 | 说明 |
---|---|---|
Enable Interlaken TX CRC-32 Generator | On / Off | 开启此选项时,TX Enhanced PCS数据通路使能CRC32生成器功能。CRC32可用作诊断工具。CRC包含整个元帧,其中包括诊断字。 |
Enable Interlaken TX CRC-32 generator error insertion | On / Off | 当开启此选项时,使能Interlaken CRC-32生成器的错误插入功能。错误插入是周期精确的。当此功能使能时,tx_control[8]或tx_err_ins信号的置位会在错误地反转字期间进行CRC计算,因此为该元帧创建的CRC是错误的。 |
Enable Interlaken RX CRC-32 checker | On / Off | 使能CRC-32检查器功能。 |
Enable rx_enh_crc32_err port | On / Off | 当开启此选项时,Enhanced PCS使能rx_enh_crc32_err port。置位此信号表明CRC checker已经在当前元帧中发现一个错误。这是一个异步信号。 |
参数 | 范围 | 说明 |
---|---|---|
Enable rx_enh_highber port (10GBASE‑R) | On / Off | 使能rx_enh_highber port。对于10GBASE-R收发器配置规则,置位此信号表明一个高于10 -4的误码率。根据10GBASE-R规范,当在125 us之内有至少16个错误时会置位此信号。这是一个异步信号。 |
Enable rx_enh_highber_clr_cnt port (10GBASE‑R) | On / Off | 使能rx_enh_highber_clr_cnt input port。对于10GBASE-R收发器配置规则,置位此信号以清零内部计数器。此计数器表明BER状态机进入"BER_BAD_SH"状态的次数。这是一个异步信号。 |
Enable rx_enh_clr_errblk_count port (10GBASE‑R&FEC) | On / Off | 使能 rx_enh_clr_errblk_count input port。对于10GBASE-R收发器配置规则,置位此信号以清零内部计数器。此计数器表明RX状态机进入RX_E状态的次数。对于FEC模块使能的协议,置位此信号以复位RX FEC模块中的状态计数器。这是一个异步信号。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX 64b/66b encoder (10GBASE-R) | On / Off | 开启此选项时,Enhanced PCS使能TX 64b/66b编码器。 |
Enable RX 64b/66b decoder (10GBASE-R) | On / Off | 开启此选项时,Enhanced PCS使能TX 64b/66b解码器。 |
Enable TX sync header error insertion | On / Off | 开启此选项时,Enhanced PCS支持周期精确的错误创建功能,以协助执行接收器上的错误条件测试。当使能错误插入功能并设置错误标志时,错误地生成当前字的编码同步头。如果正确的同步头是2'b01(控制类型),那么编码2'b00。如果正确的同步头是2'b10(数据类型),那么编码2'b11。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX scrambler (10GBASE-R/Interlaken) | On / Off | 使能加扰器功能。此选项用于Basic (Enhanced PCS)模式,Interlaken和10GBASE-R协议。当模块同步器使能并具有66:32,66:40或66:64齿轮箱比率时,您可以在Basic (Enhanced PCS)模式下使能加扰器。 |
TX scrambler seed (10GBASE-R/Interlaken) | User‑specified 58-bit value | 您必须对Interlaken协议提供非零种子(non-zero seed)。对于一个多通道Interlaken Transceiver Native PHY IP,第一个通道加扰器包含此种子(feed),其他通道的种子以每个通道一个种子增加。10GBASE-R的初始种子是0x03FFFFFFFFFFFFFF。10GBASE-R和Interlaken协议需要此参数。 |
Enable RX descrambler (10GBASE-R/Interlaken) | On / Off | 使能解扰器功能。此选项用于Basic (Enhanced PCS)模式,Interlaken和10GBASE-R协议。当模块同步器使能并具有66:32,66:40或66:64齿轮箱比率时,您可以在Basic (Enhanced PCS)模式下使能解扰器。 |
参数 | 范围 | 说明 |
---|---|---|
Enable Interlaken TX disparity generator | On / Off | 开启此选项时,Enhanced PCS使能差异生成器。此选项用于Interlaken协议。 |
Enable Interlaken RX disparity checker | On / Off | 开启此选项时,Enhanced PCS使能差异检查器。此选项用于Interlaken协议。 |
Enable Interlaken TX random disparity bit | On / Off | 启用Interlaken随机差异比特。使能时,一个随机数用作差异位,从而节省一个延迟周期。 |
参数 | 范围 | 说明 |
---|---|---|
Enable RX block synchronizer | On / Off | 开启此选项时,Enhanced PCS使能RX模块同步器。此选项用于Basic (Enhanced PCS)模式,Interlaken和10GBASE-R协议。 |
Enable rx_enh_blk_lock port | On / Off | 使能rx_enh_blk_lock端口。当模块同步器使能时,此信号被置位以表明已经实现模块描述(block delineation)。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX data bitslip | On / Off | 开启此选项时,TX齿轮箱运行在bitslip模式。tx_enh_bitslip port控制TX并行数据到达PMA前滑移的比特数。 |
Enable TX data polarity inversion | On / Off | 开启此选项时,TX数据的极性被反转。这使您能够纠正PCB上错误的布局和布线。 |
Enable RX data bitslip | On / Off | 开启此选项时,Enhanced PCS RXd模块同步器运行在bitslip模式。 使能时,在上升沿置位rx_bitslip port,以确保来自PMA的RX并行数据在到达PCS前滑移一个比特。 |
Enable RX data polarity inversion | On / Off | 开启此选项时,RX数据的极性被反转。这使您能够纠正PCB上错误的布局和布线。 |
Enable tx_enh_bitslip port | On / Off | 使能tx_enh_bitslip port。当TX bit slip使能时,该信号控制TX并行数据到达PMA前滑移的比特数。 |
Enable rx_bitslip port | On / Off | 使能rx_bitslip port。当RX bit slip使能时,在上升沿置位rx_bitslip信号,以确保来自PMA的RX并行数据在到达PCS前滑移一个比特。在Standard PCS与Enhanced PCS之间共享此端口。 |
参数 | 范围 | 说明 |
---|---|---|
Enable RX KR-FEC error marking | On/Off | 开启此选项时,当解码器检测到一个不可纠正错误时置位这两个同步比特(2'b11)。此特性会通过KR-FEC解码器增加时延。 |
Error marking type | 10G, 40G | 指定错误标记类型(10G或40G)。 |
Enable KR-FEC TX error insertion | On/Off | 使能KR-FEC编码器的错误插入功能。此功能使您能够通过从当前字的bit 0开始损坏数据来插入错误。 |
KR-FEC TX error insertion spacing | User Input (1 bit to 15 bit) | 指定KR-FEC TX错误插入的间距。 |
Enable tx_enh_frame port | On/Off | 使能tx_enh_frame port。TX KR-FEC的异步状态标志输出,表示生成的KR-FEC帧的开始。 |
Enable rx_enh_frame port | On/Off | 使能rx_enh_frame port。RX KR-FEC的异步状态标志输出,表示接收的KR-FEC帧的开始。 |
Enable rx_enh_frame_diag_status port | On/Off | 使能rx_enh_frame_diag_status port。RX KR-FEC的异步状态标志输出,表示当前接收的KR-FEC帧的状态。
|
相关信息