仅对英特尔可见 — GUID: nhb1481871769799
Ixiasoft
仅对英特尔可见 — GUID: nhb1481871769799
Ixiasoft
3.1.2. fPLL
小数分频PLL (fPLL)用于为高达12.5 Gbps的数据速率生成时钟频率。它支持整数和小数频率综合。fPLL可用作收发器应用的一个发送PLL。fPLL可从ATX或者另一个fPLL进行级联,或者用于驱动内核时钟网络。每个收发器bank中有两个fPLL。
PLL级联在参考时钟选择方面提供了额外的灵活性。
输入参考时钟
这是fPLL的专用输入参考时钟源。
输入参考时钟可以由以下来源之一驱动。来源按性能顺序列出,第一个选项提供最佳抖动性能。
- 专用参考时钟管脚
- 参考时钟网络
- 接收器输入管脚
- PLL级联输出
- 内核时钟网络
输入参考时钟是一个差分信号。为实现最佳抖动性能,Intel建议使用专用参考时钟管脚作为输入参考时钟源。输入参考时钟必须在器件上电时保持稳定并且自由运行,以实现正确的PLL操作。如果参考时钟在器件上电时不可用,那么您必须在参考时钟可用时重新校准PLL。
fPLL参考时钟多路复用器
参考时钟(refclk) mux从各种可用的参考时钟源选择PLL的参考时钟。N计数器
N计数器对参考时钟(refclk) mux的输出进行分频。N计数器的分频有助于降低环路带宽或降低相位频率检测器(PFD)的操作范围内的频率。N计数器支持从1到32的分频因子。相位频率检测器
提供的N计数器模块的输出的参考时钟(refclk)信号以及M计数器模块输出的反馈时钟(fbclk)信号作为PFD的输入。PFD的输出与refclk和fbclk输入之间的相位差异成正比。PFD将fbclk对齐到refclk。当参考时钟的下降沿出现在反馈时钟的下降沿之前时,PFD生成一个"Up"信号。相反,当反馈时钟的下降沿出现在参考时钟的下降沿之前时,PFD生成一个 "Down"信号。电荷泵与环路滤波器(CP + LF)
电荷泵与环路滤波器使用PFD输出,以生成VCO的控制电压。电荷泵将"Up"/"Down"脉冲从PFD转换成电流脉冲。电流脉冲经过一个低通滤波器后被过滤成一个用于驱动VCO频率的控制电压。
压控振荡器
fPLL有一个基于环形振荡器的VCO。VCO使用以下公式将输入控制电压转换成一个可调节的频率时钟:
VCO freq = 2 * M * input reference clock/N
N和M是N计数器与M计数器分频因子。
L计数器
L计数器对VCO的时钟输出进行分频。当fPLL用作一个发送PLL时,L计数器的输出驱动时钟生成模块(CGB),x1时钟线和TX PMA。M计数器
M计数器将VCO的时钟输出进行分频。M计数器和N计数器的输出具有相同的频率。在整数模式下M计数器范围是8到127,在小数模式下是11到124。
锁定检测器(Lock Detector)
当参考时钟和反馈时钟在整数模式相位对齐时,并且在小数分频模式频率对齐时,锁定检测器作出指示。锁定检测器生成一个高电平有效pll_locked信号以表明PLL被锁定到其输入参考时钟。
三角积分调制器(Delta Sigma Modulator)
Delta Sigma Modulator用于小数分频模式。它不断调制 M计数器的分频值,以便PLL能够执行小数分频综合。在小数分频模式中,M值如下:
M(整数) + K/2^32,其中K为fPLL IP Parameter Editor中的Fractional multiply factor(小数分频乘法因子,K)。
K的合法值的范围从232的1%到99%,您只能在 Intel® Quartus® Prime Pro Edition中的fPLL IP Core Parameter Editor中手动输入K的合法值。
当fPLL在小数频率模式下配置时,输出频率分辨率随VCO频率而变化。7 GHz VCO频率导致每K值LSB 1.63 Hz步长(1.63 Hz step per K value LSB)。
C计数器
fPLL C计数器支持从1到512的分频因子。