仅对英特尔可见 — GUID: lud1484177297272
Ixiasoft
仅对英特尔可见 — GUID: lud1484177297272
Ixiasoft
4.5.3. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP接口
此部分介绍了Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的顶层信号。
下图显示了Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的顶层信号。如果您选择单独的复位控制,那么图中的很多信号都会变成总线。图中的变量代表以下参数:
- <n>—通道的数量
- <p>—PLL的数量
信号名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_locked[<p>-1:0] | Input | 异步 | 提供每个PLL的PLL锁定状态输入。置位时,表明TX PLL被锁定。置低时,PLL未被锁定。每个PLL有一个信号。 |
pll_select[<p*n>-1:0] | Input | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP 输入时钟。当不使用多个PLL时,设置为零。 | 当您选择Use separate TX reset per channel时,该总线提供足够的输入来对每个通道的每个pll_locked信号指定一个索引 。当Use separate TX reset per channel被禁用时,pll_select信号被用于所有通道。 当TX复位序列用于所有通道时,n=1。 |
tx_cal_busy[<n> -1:0] | Input | 异步 | 这是由pll_cal_busy与tx_cal_busy信号的逻辑OR产生的校准状态信号。当TX PLL或Transceiver PHY初始校准有效(active)时,此信号变为高电平。如果手动重新触发校准IP,那么此信号不会置位。校准完成后,此信号变为低电平。此信号门控TX复位序列。此信号的宽度取决于TX通道的数量。 |
rx_cal_busy[<n> -1:0] | Input | 异步 | 这是来自Transceiver PHY IP core的校准状态信号。置位时,初始校准有效。置低时,校准已完成。如果手动重新触发校准IP,那么此信号不会置位。此信号门控RX复位序列。此信号的宽度取决于RX通道数。 |
rx_is_lockedtodata [<n>-1:0] | Input | 同步到CDR | 提供了每个RX CDR的rx_is_lockedtodata状态。被置位时,表明一个特定的RX CDR准备接收输入数据。如果您不对RX通道选择单独的控制,那么这些输入从内部一起被ANDed以提供一个单状态信号。 |
tx_analogreset_stat | Input | 异步 | 这是来自Transceiver Native PHY IP Core的复位状态信号。每个通道有一个tx_analogreset_stat 。 置位时,TX PMA的复位序列已经开始。 置低时,TX PMA的复位序列已经结束。 |
rx_analogreset_stat | Input | 异步 | 这是来自Transceiver Native PHY IP Core的复位状态信号。每个通道有一个rx_analogreset_stat 。 置位时,RX PMA的复位序列已经开始。 置低时,RX PMA的复位序列已经结束。 |
tx_digitalreset_stat | Input | 异步 | 这是来自Transceiver Native PHY IP Core的复位状态信号。每个通道有一个tx_digitalreset_stat 。 置位时,TX PCS的复位序列已经开始。 置低时,TX PCS的复位序列已经结束。 |
rx_digitalreset_stat | Input | 异步 | 这是来自Transceiver Native PHY IP Core的复位状态信号。每个通道有一个rx_digitalreset_stat 。 置位时,RX PCS的复位序列已经开始。 置低时,RX PCS的复位序列已经结束。 |
clock | Input | N/A | Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的一个自由运行的系统时钟输入,所有内部逻辑都是从这个自由运行的系统时钟输入进行驱动的。如果一个自由运行的时钟不可用,那么保持复位直到系统时钟稳定。 |
reset | Input | 异步 | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的复位输入。置位时,所有已配置的复位输出都被置位。保持复位输入信号置位将保持所有其他复位输出置位。有一个选项用于同步系统时钟。在同步模式中,默认情况下,复位信号需要保持置位至少两个时钟周期。 |
tx_digitalreset [<n>-1:0] | Output | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP输入时钟。 | TX通道的数字复位。此信号的宽度取决于TX通道的数量。当以下任何条件为真时,此信号被置位:
|
tx_analogreset [<n>-1:0] | Output | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP输入时钟。 | TX通道的模拟复位。此信号的宽度取决于TX通道数。当reset和tx_cal_busy被置位时,此信号被置位。 |
tx_ready[<n>-1:0] | Output | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP输入时钟。 | 状态信号,当TX复位序列完成时进行指示。当TX复位有效时,此信号被置低。此信号在置低tx_digitalreset之后几个时钟周期被置位。一些协议实现可能需要您在发送数据之前监控该信号。该信号的宽度取决于TX通道数。 |
rx_digitalreset [<n> -1:0] | Output | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP输入时钟。 | RX的数字复位。此信号的宽度取决于通道数。当以下任意条件为真时,此信号被置位:
|
rx_analogreset [<n>-1:0] | Output | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP输入时钟。 | RX的模拟复位。置位时,复位收发器PHY的RX CDR和RX PMA模块。当以下任意条件为真时,此信号被置位:
此信号的宽度取决于通道的数量。 |
rx_ready[<n>-1:0] | Output | 同步到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP输入时钟。 | 状态信号,当RX复位序列完成时进行指示。当RX复位有效时,此信号被置低。此信号在置低rx_digitalreset之后几个时钟周期被置位。一些协议实现可能需要您在发送数据之前监控该信号。该信号的宽度取决于RX通道数。 |
pll_select的使用示例
- 如果一个信号通道可以在3个TX PLL之间进行切换,那么pll_select信号表明所选的3个TX PLL中的哪一个TX PLL的pll_locked信号用于将PLL锁定状态与TX复位序列进行通信。在这种情况下,要选择3位宽的pll_locked端口,pll_select端口为2位宽。
- 如果通过3个TX PLL和每个通道一个单独的TX复位序列对3个通道进行例化,那么pll_select字段为6位宽(每个通道2位)。在这种情况下,pll_select [1:0]代表通道0,pll_select[3:2]代表通道1,pll_select[5:4]代表通道2。对于每个通道,一个单独的pll_locked信号表示PLL锁定状态。
- 如果通过3个TX PLL和一个TX复位序列对3个通道进行例化,那么pll_select字段为2位宽。在这种情况下,相同的pll_locked信号表明这3个通道的PLL锁定状态。
- 如果通过1个TX PLL对1个通道进行实例化,那么pll_select字段为1位宽。连接pll_select到逻辑0。
- 如果通过1个TX PLL和每个通道一个独立的TX复位序列对3个通道进行例化,那么pll_select字段为3位宽。在这种情况下,pll_select应该设为0,因为仅有一个TX PLL可用。