L-Tile和H-Tile收发器PHY用户指南

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ID 683621
日期 3/29/2021
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1. 概述 2. 在L-Tile/H-Tile中实现收发器PHY层 3. PLL和时钟网络 4. 复位收发器通道 5. Intel® Stratix® 10 L-Tile/H-Tile收发器PHY体系结构 6. 重配置接口和动态重配置 7. 校准 A. L-Tile/H-Tile收发器寄存器的逻辑视图
1. 概述 x
1.1. Intel® Stratix® 10器件种类中的L-Tile/H-Tile布局 1.2. Intel® Stratix® 10器件和封装种类中的L-Tile/H-Tile数量 1.3. L-Tile/H-Tile构建模块 1.4. 概述修订历史
1.1. Intel® Stratix® 10器件种类中的L-Tile/H-Tile布局 x
1.1.1. Intel® Stratix® 10 GX/SX H-Tile配置 1.1.2. Intel® Stratix® 10 TX H-Tile和E-Tile配置 1.1.3. Intel® Stratix® 10 MX H-Tile和E-Tile配置
1.3. L-Tile/H-Tile构建模块 x
1.3.1. 收发器组体系结构(Transceiver Bank Architecture) 1.3.2. 收发器通道类型 1.3.3. GX和GXT通道布局指南 1.3.4. GXT通道使用 1.3.5. PLL和时钟网络 1.3.6. Ethernet Hard IP 1.3.7. PCIe Gen1/Gen2/Gen3 Hard IP模块
1.3.2. 收发器通道类型 x
1.3.2.1. GX通道 1.3.2.2. GXT通道
1.3.5. PLL和时钟网络 x
1.3.5.1. PLLs 1.3.5.2. 输入参考时钟源 1.3.5.3. 收发器时钟网络
1.3.5.1. PLLs x
1.3.5.1.1. 收发器锁相环 1.3.5.1.2. 时钟生成模块(CGB)
1.3.5.3. 收发器时钟网络 x
1.3.5.3.1. x1时钟线 1.3.5.3.2. x6时钟线 1.3.5.3.3. x24时钟线 1.3.5.3.4. GXT时钟网络
1.3.6. Ethernet Hard IP x
1.3.6.1. 100G Ethernet MAC Hard IP 1.3.6.2. 100G配置
2. 在L-Tile/H-Tile中实现收发器PHY层 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. 配置Native PHY IP Core 2.4. 使用 Intel® Stratix® 10 L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP Core 2.5. 为收发器协议实现PHY层 2.6. 未使用的或空闲的收发器通道 2.7. 仿真Native PHY IP Core 2.8. 在L-Tile/H-Tile中实现收发器Native PHY层文档修订历史
2.2. 收发器设计流程 x
2.2.1. PLL IP Core的选择 2.2.2. 复位控制器(Reset Controller) 2.2.3. 创建重配置逻辑 2.2.4. 将Native PHY IP Core连接到PLL IP Core和Reset Controller 2.2.5. 连接数据通路(Connect Datapath) 2.2.6. 修改Native PHY IP Core SDC 2.2.7. 编译设计 2.2.8. 验证设计功能性
2.3. 配置Native PHY IP Core x
2.3.1. 协议预置 2.3.2. GXT通道 2.3.3. 常规参数和数据通道参数 2.3.4. PMA参数 2.3.5. PCS-Core接口参数 2.3.6. 模拟PMA设置参数 2.3.7. Enhanced PCS参数 2.3.8. Standard PCS参数 2.3.9. PCS Direct数据通路参数 2.3.10. 动态重配置参数 2.3.11. 生成选项参数 2.3.12. PMA，校准和复位端口 2.3.13. PCS-Core接口端口 2.3.14. 增强PCS端口 2.3.15. 标准PCS端口 2.3.16. 收发器PHY PCS-to-Core接口参考端口映射 2.3.17. IP Core文件位置
2.3.14. 增强PCS端口 x
2.3.14.1. 增强型PCS TX和RX控制端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射 x
2.3.16.1. PCS-Core接口端口：增强型PCS 2.3.16.2. PCS-Core接口端口：Standard PCS 2.3.16.3. PCS-Core Interface Ports: PCS-Direct
2.4. 使用 Intel® Stratix® 10 L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP Core x
2.4.1. PMA功能 2.4.2. PCS功能 2.4.3. 确定性延迟使用模型 2.4.4. 调试功能
2.4.1. PMA功能 x
2.4.1.1. TX PMA使用模型 2.4.1.2. RX PMA使用模型
2.4.1.2. RX PMA使用模型 x
2.4.1.2.1. 在手动模式(Manual Mode)下使用RX 2.4.1.2.2. 在自适应模式(Adaptive Mode)下使用RX 2.4.1.2.3. 设置RX PMA Adaptation模式 2.4.1.2.4. 寄存器序列
2.4.2. PCS功能 x
2.4.2.1. 接收器字对齐(Receiver Word Alignment) 2.4.2.2. 接收器时钟补偿 2.4.2.3. 编码/解码(Encoding/Decoding) 2.4.2.4. 运行差异控制和检查 2.4.2.5. Enhanced PCS的FIFO操作 2.4.2.6. 极性反转 2.4.2.7. 数据比特滑移(Data Bitslip) 2.4.2.8. 比特反转(Bit Reversal) 2.4.2.9. 字节反转(Byte Reversal) 2.4.2.10. 双倍速率传输模式 2.4.2.11. 异步数据传输 2.4.2.12. 低延迟
2.4.2.1. 接收器字对齐(Receiver Word Alignment) x
2.4.2.1.1. 使用Standard PCS进行字对齐 2.4.2.1.2. 使用Enhanced PCS进行字对齐
2.4.2.2. 接收器时钟补偿 x
2.4.2.2.1. 使用Standard PCS进行时钟补偿 2.4.2.2.2. 使用Enhanced PCS进行时钟补偿
2.4.2.3. 编码/解码(Encoding/Decoding) x
2.4.2.3.1. 8B/10B编码器和解码器(8B/10B Encoder and Decoder) 2.4.2.3.2. GbE和使用IEEE 1588v2的GbE的8B/10B编码 2.4.2.3.3. 基于64B/66B的协议的KR-FEC功能
2.4.2.4. 运行差异控制和检查 x
2.4.2.4.1. 8B/10B TX差异控制
2.4.2.5. Enhanced PCS的FIFO操作 x
2.4.2.5.1. Enhanced PCS FIFO操作
2.4.2.6. 极性反转 x
2.4.2.6.1. TX数据极性反转 2.4.2.6.2. RX数据极性反转
2.4.2.7. 数据比特滑移(Data Bitslip) x
2.4.2.7.1. TX数据比特滑移(TX Data Bitslip) 2.4.2.7.2. RX数据比特滑移(RX Data Bitslip)
2.4.2.8. 比特反转(Bit Reversal) x
2.4.2.8.1. 发送器比特反转 2.4.2.8.2. 接收器比特反转
2.4.2.9. 字节反转(Byte Reversal) x
2.4.2.9.1. 发送器字节反转 2.4.2.9.2. 接收器字节反转
2.4.2.10. 双倍速率传输模式 x
2.4.2.10.1. 字标记比特 2.4.2.10.2. 如何实现双倍速率传输模式
2.4.2.11. 异步数据传输 x
2.4.2.11.1. FPGA架构到收发器的传输 2.4.2.11.2. 收发器到FPGA架构传输
2.4.2.12. 低延迟 x
2.4.2.12.1. 如何在Basic (Standard PCS)中使能低延迟 2.4.2.12.2. 如何在Basic (Enhanced PCS)中使能低延迟
2.4.3. 确定性延迟使用模型 x
2.4.3.1. 相位测量FIFO
2.4.3.1. 相位测量FIFO x
2.4.3.1.1. 主要使用模型(Primary Use Model) 2.4.3.1.2. FIFO延迟计算
2.4.4. 调试功能 x
2.4.4.1. 码型生成器和验证器 2.4.4.2. PRBS软核累加器 2.4.4.3. 环回(Loopback) 2.4.4.4. 片上仪器(On-die Instrumentation)
2.4.4.1. 码型生成器和验证器 x
2.4.4.1.1. 码型生成器和验证器使用模型 2.4.4.1.2. 方波码型生成器(Square Wave Pattern Generator) 2.4.4.1.3. PRBS生成器和验证器 2.4.4.1.4. PRBS控制和状态端口 2.4.4.1.5. 使能和禁用PRBS生成器和PRBS验证器
2.4.4.2. PRBS软核累加器 x
2.4.4.2.1. PRBS软累加器使用模型
2.4.4.3. 环回(Loopback) x
2.4.4.3.1. 使能和禁用环回(Loopback)
2.4.4.4. 片上仪器(On-die Instrumentation) x
2.4.4.4.1. 片上仪器概述(On-die Instrumentation Overview) 2.4.4.4.2. 如何使能ODI 2.4.4.4.3. 扫描水平眼开 2.4.4.4.4. 扫描水平和垂直相位 2.4.4.4.5. 如何禁用ODI 2.4.4.4.6. 水平相位步长映射(Horizontal Phase Step Mapping)
2.5. 为收发器协议实现PHY层 x
2.5.1. PCI Express (PIPE) 2.5.2. Interlaken 2.5.3. Ethernet 2.5.4. CPRI
2.5.1. PCI Express (PIPE) x
2.5.1.1. PIPE的收发器通道数据通路 2.5.1.2. 支持的PIPE特性 2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE) 2.5.1.5. PIPE的Native PHY IP Core参数设置 2.5.1.6. 用于PIPE的fPLL IP Core参数设置 2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置 2.5.1.8. 用于PIPE的Native PHY IP Core端口 2.5.1.9. 用于PIPE的fPLL端口 2.5.1.10. 用于PIPE的ATX PLL端口 2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis) 2.5.1.12. 如何对PIPE配置布局通道 2.5.1.13. Gen3的链路均衡 2.5.1.14. 时序收敛建议
2.5.1.2. 支持的PIPE特性 x
2.5.1.2.1. Gen1/Gen2特性 2.5.1.2.2. Gen3功能
2.5.1.12. 如何对PIPE配置布局通道 x
2.5.1.12.1. 绑定配置中的主通道(Master Channel in Bonded Configurations)
2.5.2. Interlaken x
2.5.2.1. Interlaken配置时钟和绑定
2.5.2.1. Interlaken配置时钟和绑定 x
2.5.2.1.1. x24时钟绑定示例 2.5.2.1.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.3. Ethernet x
2.5.3.1. 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with KR FEC Variants 2.5.3.2. 40GBASE-R with KR FEC Variant
2.5.3.1. 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with KR FEC Variants x
2.5.3.1.1. 10GBASE-R中的XGMII接口方案
2.5.4. CPRI x
2.5.4.1. CPRI线路速率修订 2.5.4.2. 用于CPRI的收发器通道数据通路和时钟 2.5.4.3. CPRI的支持特性 2.5.4.4. 确定性延迟
2.5.4.2. 用于CPRI的收发器通道数据通路和时钟 x
2.5.4.2.1. CPRI的TX PLL选择 2.5.4.2.2. 自动协商(Auto-Negotiation)
2.5.4.3. CPRI的支持特性 x
2.5.4.3.1. CPRI的手动模式下的字对齐器
2.7. 仿真Native PHY IP Core x
2.7.1. 如何指定第三方RTL仿真器 2.7.2. IP仿真的脚本编程 2.7.3. 自定义仿真流程
2.7.2. IP仿真的脚本编程 x
2.7.2.1. 组合仿真器设置脚本的生成 2.7.2.2. 用于仿真的.do文件的步骤
2.7.3. 自定义仿真流程 x
2.7.3.1. 如何使用Simulation Library Compiler 2.7.3.2. 自定义仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA架构-收发器接口时钟 3.6. 双倍速率传输模式 3.7. 发送器数据通路接口时钟 3.8. 接收器数据通路接口时钟 3.9. 通道绑定 3.10. PLL级联时钟网络 3.11. 使用PLL和时钟网络 3.12. PLL和时钟网络修订历史
3.1. PLL x
3.1.1. ATX PLL 3.1.2. fPLL 3.1.3. CMU PLL
3.1.1. ATX PLL x
3.1.1.1. ATX PLL到fPLL的间距要求 3.1.1.2. 将ATX PLL用于GXT通道 3.1.1.3. ATX PLL GX & MCGB的GXT实现使用限制 3.1.1.4. 例化ATX PLL IP核 3.1.1.5. ATX PLL IP Core - 参数，设置和端口
3.1.2. fPLL x
3.1.2.1. 例化fPLL IP Core 3.1.2.2. fPLL IP Core约束 3.1.2.3. fPLL IP Core - 参数，设置和端口
3.1.3. CMU PLL x
3.1.3.1. 例化CMU PLL IP Core 3.1.3.2. CMU PLL IP Core - 参数，设置和端口
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为一个输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的内核时钟
3.2.1. 专用参考时钟管脚 x
3.2.1.1. 参考时钟I/O标准 3.2.1.2. 专用参考时钟管脚终端 (XCVR_S10_REFCLK_TERM_TRISTATE)
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. x24时钟线 3.3.4. GXT时钟网络 3.3.5. HCLK网络
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 选择通道绑定方案 3.9.4. 偏斜计算
3.9.1. PMA绑定 x
3.9.1.1. x6/x24绑定
3.11. 使用PLL和时钟网络 x
3.11.1. 非绑定配置(Non-bonded Configurations) 3.11.2. 绑定配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配实例
3.11.1. 非绑定配置(Non-bonded Configurations) x
3.11.1.1. 实现单一通道x1非绑定配置 3.11.1.2. 实现多通道x1非绑定配置 3.11.1.3. 实现多通道x24非绑定配置
3.11.2. 绑定配置 x
3.11.2.1. 实现x6/x24绑定模式
4. 复位收发器通道 x
4.1. 什么时候需要复位？ 4.2. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP实现 4.3. 如何复位？ 4.4. 使用PCS复位状态端口 4.5. 使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP 4.6. 使用一个用户编码的复位控制器 4.7. 将状态或PLL锁定信号与用户编码的复位控制器合并 4.8. 复位收发器通道修订历史
4.3. 如何复位？ x
4.3.1. 所建议的复位序列 4.3.2. 受reset和power-down信号影响的收发器模块
4.3.1. 所建议的复位序列 x
4.3.1.1. 上电后复位发送器 4.3.1.2. 器件操作过程中复位发送器 4.3.1.3. 上电后复位接收器 4.3.1.4. 器件操作(自动模式)过程中复位接收器 4.3.1.5. 手动锁定模式下的时钟数据恢复 4.3.1.6. 特殊的TX PCS复位释放序列
4.3.1.5. 手动锁定模式下的时钟数据恢复 x
4.3.1.5.1. CDR手动锁定模式的控制设置 4.3.1.5.2. 在CDR手动锁定模式下复位收发器
4.3.1.6. 特殊的TX PCS复位释放序列 x
4.3.1.6.1. Interlaken/Basic模式下的TX Core FIFO 4.3.1.6.2. 使能的双倍速率传输模式 4.3.1.6.3. TX齿轮箱比率*:67
4.5. 使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP x
4.5.1. 参数化Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP 4.5.2. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP参数 4.5.3. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP接口 4.5.4. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP资源使用
4.6. 使用一个用户编码的复位控制器 x
4.6.1. 用户编码的复位控制器信号
5. Intel® Stratix® 10 L-Tile/H-Tile收发器PHY体系结构 x
5.1. PMA体系结构 5.2. Enhanced PCS体系结构 5.3. Intel® Stratix® 10标准PCS体系结构 5.4. Intel® Stratix® 10 PCI Express Gen3 PCS体系结构 5.5. 对GXT通道的PCS支持 5.6. 方波生成器(Square Wave Generator) 5.7. PRBS码型生成器 5.8. PRBS码型验证器(PRBS Pattern Verifier) 5.9. 环回模式 5.10. Intel® Stratix® 10 L-Tile/H-Tile收发器PHY体系结构修订历史
5.1. PMA体系结构 x
5.1.1. 发送器PMA 5.1.2. 接收器PMA
5.1.1. 发送器PMA x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程的输出差分电压 5.1.1.2.3. 可编程预加重
5.1.2. 接收器PMA x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复(CDR)单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程的差分片上终端(OCT) 5.1.2.1.2. 信号检测器 5.1.2.1.3. 连续时间线性均衡(CTLE) 5.1.2.1.4. 可变增益放大器(VGA) 5.1.2.1.5. 自适应参数调整引擎(Adaptive Parametric Tuning (ADAPT) Engine) 5.1.2.1.6. 判定反馈均衡(DFE) 5.1.2.1.7. 片上仪器(On-Die Instrumentation)
5.1.2.2. 时钟数据恢复(CDR)单元 x
5.1.2.2.1. Lock-to-Reference模式 5.1.2.2.2. Lock-to-Data模式 5.1.2.2.3. CDR锁定模式
5.2. Enhanced PCS体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径 5.2.3. RX KR FEC模块
5.2.1. 发送器数据路径 x
5.2.1.1. TX Core FIFO 5.2.1.2. TX PCS FIFO 5.2.1.3. Interlaken帧生成器 5.2.1.4. Interlaken CRC-32生成器 5.2.1.5. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.6. 加扰器(Scrambler) 5.2.1.7. Interlaken差异生成器 5.2.1.8. TX Gearbox，TX Bitslip和极性反转 5.2.1.9. KR FEC模块
5.2.2. 接收器数据路径 x
5.2.2.1. RX Gearbox，RX Bitslip和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker) 5.2.2.4. 解扰器(Descrambler) 5.2.2.5. Interlaken帧同步器 5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) 5.2.2.7. 10GBASE-R误码率(BER)检查器 5.2.2.8. Interlaken CRC-32 Checker 5.2.2.9. RX PCS FIFO 5.2.2.10. RX Core FIFO
5.2.2.9. RX PCS FIFO x
5.2.2.9.1. 相位补偿模式(Phase Compensation Mode) 5.2.2.9.2. 寄存器模式(Register Mode)
5.2.2.10. RX Core FIFO x
5.2.2.10.1. 相位补偿模式(Phase Compensation Mode) 5.2.2.10.2. 寄存器模式(Register Mode) 5.2.2.10.3. 基本模式(Basic Mode) 5.2.2.10.4. Interlaken模式 5.2.2.10.5. 10GBASE-R模式
5.3. Intel® Stratix® 10标准PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX Core FIFO 5.3.1.2. TX PCS FIFO 5.3.1.3. 字节串化器(Byte Serializer) 5.3.1.4. 8B/10B编码器 5.3.1.5. 极性反转功能 5.3.1.6. TX比特滑移(TX Bit Slip)
5.3.1.3. 字节串化器(Byte Serializer) x
5.3.1.3.1. 绑定的字节串化器(Bonded Byte Serializer) 5.3.1.3.2. 字节串化器禁用模式 5.3.1.3.3. Byte Serializer Serialize x2模式 5.3.1.3.4. Byte Serializer Serialize x4模式
5.3.1.4. 8B/10B编码器 x
5.3.1.4.1. 8B/10B编码器控制代码编码 5.3.1.4.2. 8B/10B编码器复位条件 5.3.1.4.3. 8B/10B编码器空闲字符替换功能 5.3.1.4.4. 8B/10B编码器当前运行差异控制功能 5.3.1.4.5. 8B/10B编码器比特反转功能 5.3.1.4.6. 8B/10B编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器(Word Aligner) 5.3.2.2. RX极性反转功能 5.3.2.3. 速率匹配FIFO 5.3.2.4. 8B/10B解码器 5.3.2.5. PRBS验证器 5.3.2.6. 字节解串器(Byte Deserializer) 5.3.2.7. RX PCS FIFO 5.3.2.8. RX Core FIFO
5.3.2.1. 字对齐器(Word Aligner) x
5.3.2.1.1. Word Aligner Bitslip模式 5.3.2.1.2. 字对齐器手动模式(Word Aligner Manual Mode) 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器模式长度 5.3.2.1.6. 字对齐器RX比特反转功能 5.3.2.1.7. 字对齐器RX字节反转功能
5.3.2.4. 8B/10B解码器 x
5.3.2.4.1. 8B/10B解码器控制代码编码 5.3.2.4.2. 8B/10B解码器运行差异检查器功能
5.3.2.6. 字节解串器(Byte Deserializer) x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. Byte Deserializer Deserialize x2模式 5.3.2.6.3. Byte Deserializer Deserialize x4模式 5.3.2.6.4. 绑定的字节解串器(Bonded Byte Deserializer) 5.3.2.6.5. 字节排序寄存器传输级(RTL) 5.3.2.6.6. 字节串行器对RX端数据传播的影响 5.3.2.6.7. ModelSim字节排序分析
5.4. Intel® Stratix® 10 PCI Express Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX Core FIFO 5.4.1.2. TX PCS FIFO 5.4.1.3. 齿轮箱(Gearbox)
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配FIFO 5.4.2.3. RX PCS FIFO 5.4.2.4. RX Core FIFO
5.4.3. PIPE接口 x
5.4.3.1. 自动速度协商 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重配置通道和PLL模块 6.2. 与重配置接口进行交互 6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles) 6.4. 仲裁(arbitration) 6.5. 动态重配置的建议 6.6. 执行动态重配置的步骤 6.7. 直接重配置流程 6.8. Native PHY IP或PLL IP Core指导的重配置流程 6.9. 特殊情况的重配置流程 6.10. 更改模拟PMA设置 6.11. 端口和参数 6.12. 多个IP模块之间的动态重配置接口合并 6.13. 嵌入式调试功能 6.14. 时序收敛建议 6.15. 不支持的功能 6.16. 收发器寄存器映射 6.17. 重配置接口和动态重配置修订历史
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口进行读取 6.2.2. 写入到重配置接口
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles) x
6.3.1. 配置文件 6.3.2. 嵌入式重配置流送器(Embedded Reconfiguration Streamer)
6.6. 执行动态重配置的步骤 x
6.6.1. 通道重配置 6.6.2. PLL重配置
6.9. 特殊情况的重配置流程 x
6.9.1. 切换发送器PLL 6.9.2. 切换参考时钟 6.9.3. 在GX和GXT通道之间进行重配置
6.9.2. 切换参考时钟 x
6.9.2.1. ATX参考时钟切换 6.9.2.2. fPLL参考时钟切换 6.9.2.3. CDR和CMU参考时钟切换
6.13. 嵌入式调试功能 x
6.13.1. Native PHY Debug Master Endpoint (NPDME) 6.13.2. 可选的重配置逻辑
6.13.2. 可选的重配置逻辑 x
6.13.2.1. 功能寄存器(Capability Registers) 6.13.2.2. 控制和状态寄存器 6.13.2.3. PRBS软核累加器
7. 校准 x
7.1. 重配置接口和使用PreSICE(精密信号完整性校准引擎)的仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 后台校准(Background Calibration) 7.5. 用户重新校准 7.6. 校准修订历史
7.2. 校准寄存器 x
7.2.1. Avalon® Memory-Mapped Interface仲裁寄存器 7.2.2. 用户重校准使能寄存器 7.2.3. 功能寄存器(Capability Registers) 7.2.4. 速率切换标志寄存器
7.2.2. 用户重校准使能寄存器 x
7.2.2.1. 收发器通道校准寄存器 7.2.2.2. ATX PLL/fPLL/CMU PLL校准寄存器
7.5. 用户重新校准 x
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX) 7.5.2. 仅在双工通道中重新校准PMA RX 7.5.3. 仅在双工通道中重新校准PMA TX 7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX 7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX 7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX 7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX 7.5.8. 重新校准fPLL 7.5.9. 重新校准ATX PLL 7.5.10. 当CMU PLL用作TX PLL时，重新校准CMU PLL
A. L-Tile/H-Tile收发器寄存器的逻辑视图 x
A.1. ATX_PLL逻辑寄存器映射 A.2. CMU_PLL逻辑寄存器映射 A.3. FPLL逻辑寄存器映射 A.4. 通道逻辑寄存器映射 A.5. L-Tile/H-Tile收发器寄存器的逻辑视图修订历史
A.1. ATX_PLL逻辑寄存器映射 x
A.1.1. ATX PLL校准 A.1.2. 可选的重配置逻辑ATX PLL-功能 A.1.3. 可选的重配置逻辑ATX PLL-控制和状态 A.1.4. 嵌入式流送器(ATX PLL) A.1.5. 更新ATX PLL小数乘法因数(K)值
A.2. CMU_PLL逻辑寄存器映射 x
A.2.1. CDR/CMU和PMA校准 A.2.2. 可选的重配置逻辑CMU PLL-功能 A.2.3. 可选的重配置逻辑CMU PLL-控制和状态 A.2.4. 嵌入式流送器(CMU PLL)
A.3. FPLL逻辑寄存器映射 x
A.3.1. fPLL校准 A.3.2. 可选的重配置逻辑fPLL-功能 A.3.3. 可选的重配置逻辑fPLL-控制和状态 A.3.4. 嵌入式流送器(fPLL)
A.4. 通道逻辑寄存器映射 x
A.4.1. 发送器PMA逻辑寄存器映射 A.4.2. 接收器PMA逻辑寄存器映射 A.4.3. 码型生成器和检查器 A.4.4. 环回(Loopback) A.4.5. 可选的重配置逻辑PHY-功能 A.4.6. 可选的重配置逻辑PHY-控制和状态 A.4.7. 嵌入式流送器(Native PHY) A.4.8. 静态极性反转 A.4.9. 复位 A.4.10. CDR/CMU和PMA校准
A.4.1. 发送器PMA逻辑寄存器映射 x
A.4.1.1. 预加重(Pre-emphasis) A.4.1.2. VOD A.4.1.3. TX补偿 A.4.1.4. 摆率(Slew Rate) A.4.1.5. TX终端
A.4.2. 接收器PMA逻辑寄存器映射 x
A.4.2.1. RX带宽选择 A.4.2.2. RX终端 A.4.2.3. 设置RX PMA Adaptation模式 A.4.2.4. 手动CTLE (Manual CTLE) A.4.2.5. 手动VGA A.4.2.6. 自适应控制 - 开始 A.4.2.7. 自适应控制 - 停止 A.4.2.8. 自适应值读出(Adapted Value Readout)
A.4.3. 码型生成器和检查器 x
A.4.3.1. 方波生成器(Square Wave Generator) A.4.3.2. PRBS生成器 A.4.3.3. PRBS验证器 A.4.3.4. PRBS Verifier需要的其他寄存器 A.4.3.5. PRBS软核累加器
1. 概述
2. 在L-Tile/H-Tile中实现收发器PHY层
3. PLL和时钟网络
4. 复位收发器通道
5. Intel® Stratix® 10 L-Tile/H-Tile收发器PHY体系结构
6. 重配置接口和动态重配置
7. 校准
A. L-Tile/H-Tile收发器寄存器的逻辑视图

2.5.1.5. PIPE的Native PHY IP Core参数设置

本节包含此协议的建议参数值。请参考Using the Intel® Stratix® 10 L-Tile/H-Tile Transceiver Native PHY IP Core来了解参数值的完整范围。

表 99.  常规，通用PMA和数据通路选项
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
Message level for rule violations Error Error Error
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver 1_1V, 1_0V 31 1_1V, 1_0V 31 1_1V, 1_0V 31
Transceiver Link Type sr, lr sr, lr sr, lr
Transceiver channel type GX GX GX
Transceiver configuration rules Gen 1 PIPE Gen 2 PIPE Gen 3 PIPE
PMA configuration rules basic basic basic
Transceiver mode TX / RX Duplex TX / RX Duplex TX / RX Duplex
Number of data channels

x1: 1

x2: 2

x4: 4

x8: 8

x16: 16

x1: 1

x2: 2

x4: 4

x8: 8

x16: 16

x1: 1

x2: 2

x4: 4

x8: 8

x16: 16

Data rate 2.5 Gbps 5 Gbps 5 Gbps 32
Enable datapath and interface reconfiguration Disable Disable Disable
Enable simplified data interface Optional 33 Optional 33 Optional 33
Enable double rate transfer mode Off Off Off
表 100.  TX PMA选项
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
TX channel bonding mode

x1 - Not bonded

x2, x4, x8, x16 - PMA & PCS Bonding

x1 - Not bonded

x2, x4, x8, x16 - PMA & PCS Bonding

x1 - Not bonded

x2, x4, x8, x16 - PMA & PCS Bonding

PCS TX channel bonding master Auto 34 Auto 34 Auto 34
Actual PCS TX channel bonding master

x2: 1 35

x4: 2 35

x8: 4 35

x16: 8 35

x2: 1 35

x4: 2 35

x8: 4 35

x16: 8 35

x2: 1 35

x4: 2 35

x8: 4 35

x16: 8 35

PCS reset sequence

Simultaneous

Simultaneous

Simultaneous

TX local clock division factor 1 1 1
Number of TX PLL clock inputs per channel 1 1

x1: 2

x2, x4, x8, x16: 1

Initial TX PLL clock input selection 0 0 0
Enable tx_pma_iqtxrx_clkout port

On

Off

On

Off

On

Off

Enable tx_pma_elecidleport Off Off Off
表 101.  RX PMA选项
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
Number of CDR reference clocks 1 1 1
Selected CDR reference clock 0 0 0
Selected CDR reference clock frequency

100 MHz

100 MHz

100 MHz

PPM detector threshold 1000 1000 1000
Enable rx_pma_iqtxrx_clkout port

Off

Off

Off

Enable rx_pma_clkslip port

Off

Off

Off

Enable rx_is_lockedtodata port

On

Off

On

Off

On

Off

Enable rx_is_lockedtoref port

On

Off

On

Off

On

Off

Enable rx_set_locktodata and rx_set_locktoref ports

On

Off

On

Off

On

Off

Enable PRBS verifier control and status ports

Off

Off

Off

Enable rx_seriallpbken port

Off

Off

Off

表 102.  Standard PCS Options
Parameter Gen1 PIPE Gen2 PIPE Gen3 PIPE
Standard PCS / PMA interface width 10 10 10 36
FPGA fabric / Standard TX PCS interface width 8, 16 16 32
FPGA fabric / Standard RX PCS interface width 8, 16 16 32
Enable 'Standard PCS' low latency Mode

Off

Off

Off

TX byte serializer mode

Disabled (if FPGA fabric/standard TX/RX PCS interface width =8),

Serialize x2 (if FPGA fabric/standard TX/RX PCS interface width =16)

Serialize x2

Serialize x4

RX byte deserializer mode

Disabled

(if FPGA fabric/standard TX/RX PCS interface width =8),

Deserialize x2 (if FPGA fabric/standard TX/RX PCS interface width =16)

Deserialize x2

Deserialize x4

Enable TX 8B/10B encoder

On

On

On

Enable TX 8B/10B disparity control

On

On

On

Enable RX 8B/10B decoder

On

On

On

RX rate match FIFO mode

PIPE

PIPE 0ppm

PIPE

PIPE 0ppm

PIPE

PIPE 0ppm

RX rate match insert/delete -ve pattern (hex) 0x0002f17c (K28.5/ K28.0/) 0x0002f17c (K28.5/ K28.0/) 0x0002f17c (K28.5/ K28.0/)
RX rate match insert/delete +ve pattern (hex) 0x000d0e83 (K28.5/ K28.0/) 0x000d0e83 (K28.5/ K28.0/) 0x000d0e83 (K28.5/ K28.0/)
Enable rx_std_rmfifo_full port

Off

Off

Off

Enable rx_std_rmfifo_empty port

Off

Off

Off

PCI Express Gen3 rate match FIFO mode

Bypass

Bypass

Bypass

Enable TX bitslip

Off

Off

Off

Enable tx_std_bitslipboundarysel port

Off

Off

Off

RX word aligner mode

synchronous state machine

synchronous state machine

synchronous state machine

RX word aligner pattern length

10

10

10

RX word aligner pattern (hex) 0x0000 00000000017c (/K28.5/) 0x0000 00000000017c (/K28.5/) 0x0000 00000000017c (/K28.5/)
Number of word alignment patterns to achieve sync 3 3 3
Number of word alignment patterns to lose sync 16 16 16
Number of valid data words to decrement error count 15 15 15
Enable fast sync status reporting for deterministic latency SM

Off

Off

Off

Enable rx_std_wa_patternalign port

Off

Off

Off

Enable rx_std_wa_a1a2size port

Off

Off

Off

Enable rx_std_bitslipboundarysel port

Off

Off

Off

Enable rx_bitslip port

Off

Off

Off

Enable TX bit reversal

Off

Off

Off

Enable TX byte reversal

Off

Off

Off

Enable TX polarity inversion

Off

Off

Off

Enable tx_polinv port

Off

Off

Off

Enable RX bit reversal

Off

Off

Off

Enable rx_std_bitrev_ena port

Off

Off

Off

Enable RX byte reversal

Off

Off

Off

Enable rx_std_byterev_ena port

Off

Off

Off

Enable RX polarity inversion

Off

Off

Off

Enable rx_polinv port

Off

Off

Off

Enable rx_std_signaldetect port

Off

Off

Off

Enable PCIe dynamic datarate switch ports

Off

On

On

Enable PCIe electrical idle control and status ports

On

On

On

Enable PCIe pipe_hclk_in and pipe_hclk_out ports

On

On

On

表 103.  PCS-Core接口选项
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
Enable PCS reset status ports Off Off Off
TX Core Interface FIFO mode Phase compensation Phase compensation Phase compensation
TX FIFO partially full threshold 5 5 5
TX FIFO partially empty threshold 2 2 2
Enable tx_fifo_full port Off Off Off
Enable tx_fifo_empty port Off Off Off
Enable tx_fifo_pfull port Off Off Off
Enable tx_fifo_pempty port Off Off Off
Enable tx_dll_lock port Off Off Off
RX Core Interface FIFO mode (PCS FIFO - Core FIFO) Phase compensation Phase compensation Phase compensation
RX FIFO partially full threshold 5 5 5
RX FIFO partially empty threshold 2 2 2
Enable RX FIFO alignment word deletion (Interlaken) Off Off Off
Enable RX FIFO control word deletion (Interlaken) Off Off Off
Enable rx_data_valid port Off Off Off
Enable rx_fifo_full port Off Off Off
Enable rx_fifo_empty port Off Off Off
Enable rx_fifo_pfull port Off Off Off
Enable rx_fifo_pempty port Off Off Off
Enable rx_fifo_del port (10GBASE-R) Off Off Off
Enable rx_fifo_insert port (10GBASE-R) Off Off Off
Enable rx_fifo_rd_en port Off Off Off
Enable rx_fifo_align_clr port (Interlaken) Off Off Off
Selected tx_clkout clock source PCS clkout PCS clkout PCS clkout
Enable tx_clkout2 port On On On
Selected tx_clkout2 clock source PCS clkout x2 PCS clkout x2 PCS clkout x2
TX pma_div_clkout division factor Disabled Disabled Disabled
Selected tx_coreclkin clock network Dedicated Clock Dedicated Clock Dedicated Clock
Selected TX PCS bonding clock network Dedicated Clock Dedicated Clock Dedicated Clock
Enable tx_coreclkin2 port Off Off Off
Selected rx_clkout clock source PCS clkout PCS clkout PCS clkout
Enable rx_clkout2 port Off Off Off
Selected rx_clkout2 clock source Off Off Off
RX pma_div_clkout division factor Disabled Disabled Disabled
Selected rx_coreclkin clock network Dedicated Clock Dedicated Clock Dedicated Clock
Latency Measurement Options Off Off Off
Enable latency measurement ports Off Off Off
表 104.  Gen1，Gen2，Gen3模式下的Native PHY IP Core的参数 - Analog PMA Settings
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
TX PMA analog mode rules pcie_cable pcie_cable pcie_cable
Use default TX PMA analog settings On / Off (如果此选项禁用，那么使用下面列出的值) On / Off (如果此选项禁用，那么使用下面列出的值) On / Off (如果此选项禁用，那么使用下面列出的值)
Output swing level (VOD) 24 24 31
Pre-emphasis First pre-tap polarity Negative Negative Negative
Pre-emphasis first pre-tap magnitude 0 0 0
Pre-emphasis First post-tap polarity Negative Negative Negative
Pre-emphasis first post tap magnitude 8 8 0
Slew rate control 4 5 5
On-chip termination R_r1 R_r1 R_r1
High speed compensation Disable Disable Enable
RX PMA analog mode rules User_custom User_custom User_custom
Use default RX PMA analog settings On / Off (如果此选项是Off，那么使用下面列出的值) On / Off (如果此选项是Off，那么使用下面列出的值) On / Off (如果此选项是Off，那么使用下面列出的值)
RX Adaptation mode

Manual CTLE,

Manual VGA,

DFE Off

Manual CTLE,

Manual VGA,

DFE Off

Adaptive Mode for PCIe Gen3

RX on-chip termination R_r2 R_r2 R_r2
CTLE AC gain 10 10 10
CTLE EQ gain 3 3 3
VGA DC gain 5 5 5
Provide sample QSF assignments On / Off On / Off On / Off
表 105.  动态重配置选项
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
Enable dynamic reconfiguration On / Off On / Off On / Off
Enable Native PHY debug master endpoint On / Off On / Off On / Off
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE Off Off Off
Share reconfiguration interface On / Off On / Off On / Off
Enable rcfg_tx_digitalreset_release_ctrl port Off Off Off
Enable capability registers On / Off On / Off On / Off
Set user-defined IP identifier <Identifier> <Identifier> <Identifier>
Enable control and status registers On / Off On / Off On / Off
Enable prbs soft accumulators On / Off On / Off On / Off
Configuration file prefix <File prefix> <File prefix> <File prefix>
Generate SystemVerilog package file On / Off On / Off On / Off
Generate C header file On / Off On / Off On / Off
Generate MIF (Memory initialization file) On / Off On / Off On / Off
Enable multiple reconfiguration profiles Off Off Off
Enable embedded reconfiguration streamer Off Off Off
表 106.  设计示例参数
参数 Gen1 PIPE Gen2 PIPE Gen3 PIPE
TX PLL type fPLL fPLL fPLL
TX PLL reference clock frequency 100.0 MHz 100.0 MHz 100.0 MHz
Use tx_clkout2 as source for tx_coreclkin Disable Disable Disable
Use rx_clkout2 as source for rx_coreclkin Disable Disable Disable
Enable fast simulations

On

(用于仿真)

Off (用于硬件)

On

(用于仿真)

Off (用于硬件)

On

(用于仿真)

Off (用于硬件)

Design example filename <File name> <File name> <File name>
Generate parameter documentation file On / Off On / Off On / Off
注： 您必须使用TX PLL type – fPLL来生成所有通道宽度的PCIe PIPE Gen3配置的设计示例。对于PCIe PIPE Gen3配置，ATX PLL是自动生成的。
注： Simplified Interface使能时，最左侧列中的信号将自动映射到80-bit/通道 tx_parallel_data字的子集。
注：
您必须通过 Intel® Quartus® Prime Pro Edition Assignment Editor设置专用REFCLK管脚的I/O Standard和Termination Setting。两个可用的PIPE refclk assignment设置是：
  • refclk_standard only
  • refclk_term_tristate

使用这些管脚时，要对这些管脚进行AC耦合或DC耦合。对于HCSL I/O standard，它仅支持DC耦合。在PCI Express配置中，如果所选的REFCLK I/O standard是HCSL，那么在REFCLK上允许DC耦合。

请参考Dedicated Reference Clock Pins部分来了解详细信息。

请参考 Intel® Stratix® 10 Device Family Pin Connection Guidelines。

相关信息
31 请参考 Intel® Stratix® 10 Device Datasheet来详细了解最小，典型和最大电源电压规格。
32 在Power Up期间在Gen1/Gen2中配置PIPE。Gen3 PCS配置为8 Gbps。
33 关于其他信息，请参考PIPE的Native PHY IP Core参数设置来了解Simplified Data Interface禁用时的比特设置。
34 此参数的设置取决于布局。在AUTO模式下，Native PHY IP core将选择配置的最中间通道作为默认的PCS TX channel bonding master。您必须确保将所选通道物理布局为收发器bank的Ch1或Ch4。否则，对PCS TX channel bonding master使用手动选择来选择可以物理布局在收发器bank的Ch1或Ch4的通道。关于详细信息，请参考How to Place Channels for PIPE onfigurations部分。
35 对于Auto模式下的PCS TX channel bonding master，这是Actual PCS TX channel bonding master值。对于PCS TX channel bonding master的其他选择，Actual PCS TX channel bonding master的值与PCS TX channel bonding master值相同。
36 PIPE在上电期间在Gen1/Gen2中配置。请参考PIPE Gen3 32 bit PCS clock rates表格来了解关于支持Gen3配置的PIPE接口宽度和时钟频率的详细信息。
二级标题