AN 738：Intel® Arria® 10器件设计指南

下载 PDF
ID 683555
日期 6/30/2017
Public
文档目录
文档目录 x
1. AN 738： Intel® Arria® 10器件设计指南
1. AN 738： Intel® Arria® 10器件设计指南 x
1.1. 系统规范 1.2. 器件选择 1.3. 早期系统和电路板规划 1.4. 电路板设计的管脚连接考虑因素 1.5. I/O与时钟规划 1.6. 设计入口 1.7. 设计实现、分析、优化和验证 1.8. 结论 1.9. 文档修订历史 1.10. 设计检查表 1.11. 附录： Arria® 10收发器设计指南
1.1. 系统规范 x
1.1.1. 设计规范 1.1.2. IP选择 1.1.3. Qsys
1.2. 器件选择 x
1.2.1. 器件系列种类和高速收发器 1.2.2. 逻辑、存储器和乘法器密集度 1.2.3. I/O管脚数、LVDS通道和封装类型 1.2.4. PLL和时钟布线 1.2.5. 速度等级 1.2.6. 纵向器件移植
1.3. 早期系统和电路板规划 x
1.3.1. 早期功耗评估 1.3.2. 散热管理的温度感应 1.3.3. 电压传感器 1.3.4. 器件配置的规划 1.3.5. 片上调试规划
1.3.4. 器件配置的规划 x
1.3.4.1. 配置方案选择 1.3.4.2. 配置特性 1.3.4.3. Quartus Prime配置设置
1.3.4.1. 配置方案选择 x
1.3.4.1.1. 串行配置器件 1.3.4.1.2. 下载电缆 1.3.4.1.3. 使用MAX II器件的并行闪存加载程序宏功能
1.3.4.2. 配置特性 x
1.3.4.2.1. 数据压缩 1.3.4.2.2. 使用配置比特流加密提高设计安全 1.3.4.2.3. 远程系统更新 1.3.4.2.4. SEU缓解和CRC错误检查
1.3.5. 片上调试规划 x
1.3.5.1. 片上调试工具 1.3.5.2. 调试工具的规划指南
1.4. 电路板设计的管脚连接考虑因素 x
1.4.1. 器件上电 1.4.2. 电源管脚连接和电源 1.4.3. 配置管脚连接 1.4.4. 与电路板相关的Quartus Prime设置 1.4.5. 信号完整性考量 1.4.6. 板级仿真与高级I/O时序分析
1.4.2. 电源管脚连接和电源 x
1.4.2.1. 去耦电容 1.4.2.2. PLL和收发器电路板设计指南
1.4.3. 配置管脚连接 x
1.4.3.1. DCLK 和 TCK 信号完整性 1.4.3.2. JTAG管脚 1.4.3.3. MSEL配置模式管脚 1.4.3.4. 其他配置管脚
1.4.4. 与电路板相关的Quartus Prime设置 x
1.4.4.1. 全器件输出使能管脚(Device-Wide Output Enable Pin) 1.4.4.2. 未使用的管脚
1.4.5. 信号完整性考量 x
1.4.5.1. 高速电路板设计 1.4.5.2. 电压参考管脚 1.4.5.3. 同步开关噪声 1.4.5.4. I/O终端
1.5. I/O与时钟规划 x
1.5.1. 进行FPGA管脚分配 1.5.2. 早期管脚规划与I/O分配分析 1.5.3. I/O特性与管脚连接 1.5.4. 时钟和PLL选择 1.5.5. PLL特性指南 1.5.6. 时钟控制模块 1.5.7. I/O同步开关噪声
1.5.3. I/O特性与管脚连接 x
1.5.3.1. I/O信号类型 1.5.3.2. 可选的I/O标准和灵活的I/O Bank 1.5.3.3. 存储器接口 1.5.3.4. 双用途和专用管脚连接 1.5.3.5. Arria® 10 I/O特性
1.5.5. PLL特性指南 x
1.5.5.1. 时钟反馈模式 1.5.5.2. 时钟输出
1.6. 设计入口 x
1.6.1. 设计建议 1.6.2. 使用IP内核 1.6.3. 重配置 1.6.4. 建议的HDL编码风格 1.6.5. 寄存器上电电平与控制信号 1.6.6. 规划层次化设计和基于团队的设计
1.6.3. 重配置 x
1.6.3.1. 动态重配置 1.6.3.2. 部分重配置
1.6.6. 规划层次化设计和基于团队的设计 x
1.6.6.1. 规划设计分区 1.6.6.2. 按自下而上和基于团队的流程进行规划 1.6.6.3. 创建设计平面图
1.7. 设计实现、分析、优化和验证 x
1.7.1. 选择综合工具 1.7.2. 器件资源利用报告 1.7.3. Quartus Prime消息 1.7.4. 时序约束和分析 1.7.5. 面积与时序优化 1.7.6. 保留性能和减少编译时间 1.7.7. 仿真 1.7.8. 形式验证 1.7.9. 功耗分析 1.7.10. 功耗优化
1.7.4. 时序约束和分析 x
1.7.4.1. 建议的时序优化和分析约束
1.7.10. 功耗优化 x
1.7.10.1. 器件和设计功耗优化技术 1.7.10.2. Quartus Prime功耗优化技术
1.7.10.1. 器件和设计功耗优化技术 x
1.7.10.1.1. 时钟功耗管理 1.7.10.1.2. 降低存储器功耗 1.7.10.1.3. I/O功耗指南
1.7.10.2. Quartus Prime功耗优化技术 x
1.7.10.2.1. Power Optimization Advisor
1.11. 附录： Arria® 10收发器设计指南 x
1.11.1. 收发器PHY体系结构概述 1.11.2. 收发器Bank体系结构 1.11.3. PHY层收发器组件 1.11.4. 收发器锁相环 1.11.5. 时钟生成模块(CGB) 1.11.6. 校准 1.11.7. 收发器设计流程
1.11.3. PHY层收发器组件 x
1.11.3.1. GX收发器通道 1.11.3.2. GT收发器通道
1.11.4. 收发器锁相环 x
1.11.4.1. 高级发送(ATX) PLL 1.11.4.2. Fractional PLL (fPLL) 1.11.4.3. 通道PLL (CMU/CDR PLL)
1. AN 738： Intel® Arria® 10器件设计指南

1.5.3.2. 可选的I/O标准和灵活的I/O Bank

Arria® 10 I/O管脚排成不同的组，这样的组称为模块化I/O Bank。根据器件密集度的不同，I/O Bank的数量在6至16个Bank之间，每侧最多八个I/O Bank，具体取决于器件密度。
表 37.  可选的I/O标准和灵活的I/O Bank检查表
编号 是否完成? 检查表项目
1   为每个I/O管脚选择合适的信号类型和I/O标准。I/O bank位于I/O列内。每个I/O bank包含其自身的PLL、DPA和SERDES电路。
2   确保目标I/O bank支持相应的I/O标准。
3   将共用电压电平的I/O管脚置于同一个I/O Bank中。
4   验证每个I/O bank的所有输出信号是否会以bank的VCCIO电压电平输出。
5   验证每个I/O bank的所有电压参考信号是否会使用bank的VREF电压电平。
6   检查I/O bank是否支持LVDS和收发器特性。

器件顶部和底部或左部和右部的某些I/O Bank支持不同的I/O标准和电压电平。可以在Pin Planner中指定I/O标准和进行其他I/O相关设置。请确保时钟和全局控制信号使用正确的专用管脚输入，详见时钟和PLL选择中的说明。

电路板必须为Bank中的每个VCCIO管脚提供一个VCCIO电压电平。每个I/O Bank由该特定Bank的VCCIO管脚供电，并独立于其他I/O Bank的 VCCIO。单个 I/O Bank支持驱动电压等于VCCIO的输出信号。一个I/O Bank可同时支持采用不同I/O标准的任意数量的输入信号。

为支持参考电压的I/O标准，每个I/O Bank可支持使用同一条VREF总线的多个VREF管脚。需针对不同的I/O标准为Bank中的VREF管脚设置正确的电压。每个I/O Bank在给定时间内只能有一个VCCIO电压电平和一个VREF电压电平。如果VREF管脚不作为参考电压使用，则不可作为一般I/O管脚使用，而应连接该相同Bank的VCCIO或GND。

包含单端或差分标准的I/O Bank可以支持电压参考标准，但所有电压参考标准应采用相同的VREF设置。参考电压双向和输出信号必须以该I/O Bank的VCCIO电压电平输出。

不同的I/O Bank对LVDS信号提供不同的支持， Arria® 10收发器Bank包含额外支持。I/O Bank分为两种：LVDS和3 V。

LVDS I/O Bank支持1.8 V以下的差分和单端I/O标准。LVDS I/O管脚构成真正的差分LVDS通道对。每一对支持在两个管脚之间进行并行输入/输出端接。每一个LVDS通道可以作为收发器或接收器使用。

3 V I/O bank仅支持3 V或以下的单端I/O标准。每个相邻的I/O对还支持差分SSTL和差分HSTL I/O标准。除了可编程预加重特性外，3V I/O的单端输出使用的特性与DDR I/O IP单端输出相同。

请参考Stratix IV I/O bank图表来获得每个I/O bank的位置和支持信息。描述每个bank中I/O数量的图表提供了每种器件密度的bank信息。关于在每个bank中可以组合哪些标准的信息，请参考描述I/O bank限制的部分，关于LVDS限制的详细信息，请参考描述I/O布局指南的部分。

相关信息
二级标题