AN 738：Intel® Arria® 10器件设计指南

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ID 683555
日期 6/30/2017
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1. AN 738： Intel® Arria® 10器件设计指南
1. AN 738： Intel® Arria® 10器件设计指南 x
1.1. 系统规范 1.2. 器件选择 1.3. 早期系统和电路板规划 1.4. 电路板设计的管脚连接考虑因素 1.5. I/O与时钟规划 1.6. 设计入口 1.7. 设计实现、分析、优化和验证 1.8. 结论 1.9. 文档修订历史 1.10. 设计检查表 1.11. 附录： Arria® 10收发器设计指南
1.1. 系统规范 x
1.1.1. 设计规范 1.1.2. IP选择 1.1.3. Qsys
1.2. 器件选择 x
1.2.1. 器件系列种类和高速收发器 1.2.2. 逻辑、存储器和乘法器密集度 1.2.3. I/O管脚数、LVDS通道和封装类型 1.2.4. PLL和时钟布线 1.2.5. 速度等级 1.2.6. 纵向器件移植
1.3. 早期系统和电路板规划 x
1.3.1. 早期功耗评估 1.3.2. 散热管理的温度感应 1.3.3. 电压传感器 1.3.4. 器件配置的规划 1.3.5. 片上调试规划
1.3.4. 器件配置的规划 x
1.3.4.1. 配置方案选择 1.3.4.2. 配置特性 1.3.4.3. Quartus Prime配置设置
1.3.4.1. 配置方案选择 x
1.3.4.1.1. 串行配置器件 1.3.4.1.2. 下载电缆 1.3.4.1.3. 使用MAX II器件的并行闪存加载程序宏功能
1.3.4.2. 配置特性 x
1.3.4.2.1. 数据压缩 1.3.4.2.2. 使用配置比特流加密提高设计安全 1.3.4.2.3. 远程系统更新 1.3.4.2.4. SEU缓解和CRC错误检查
1.3.5. 片上调试规划 x
1.3.5.1. 片上调试工具 1.3.5.2. 调试工具的规划指南
1.4. 电路板设计的管脚连接考虑因素 x
1.4.1. 器件上电 1.4.2. 电源管脚连接和电源 1.4.3. 配置管脚连接 1.4.4. 与电路板相关的Quartus Prime设置 1.4.5. 信号完整性考量 1.4.6. 板级仿真与高级I/O时序分析
1.4.2. 电源管脚连接和电源 x
1.4.2.1. 去耦电容 1.4.2.2. PLL和收发器电路板设计指南
1.4.3. 配置管脚连接 x
1.4.3.1. DCLK 和 TCK 信号完整性 1.4.3.2. JTAG管脚 1.4.3.3. MSEL配置模式管脚 1.4.3.4. 其他配置管脚
1.4.4. 与电路板相关的Quartus Prime设置 x
1.4.4.1. 全器件输出使能管脚(Device-Wide Output Enable Pin) 1.4.4.2. 未使用的管脚
1.4.5. 信号完整性考量 x
1.4.5.1. 高速电路板设计 1.4.5.2. 电压参考管脚 1.4.5.3. 同步开关噪声 1.4.5.4. I/O终端
1.5. I/O与时钟规划 x
1.5.1. 进行FPGA管脚分配 1.5.2. 早期管脚规划与I/O分配分析 1.5.3. I/O特性与管脚连接 1.5.4. 时钟和PLL选择 1.5.5. PLL特性指南 1.5.6. 时钟控制模块 1.5.7. I/O同步开关噪声
1.5.3. I/O特性与管脚连接 x
1.5.3.1. I/O信号类型 1.5.3.2. 可选的I/O标准和灵活的I/O Bank 1.5.3.3. 存储器接口 1.5.3.4. 双用途和专用管脚连接 1.5.3.5. Arria® 10 I/O特性
1.5.5. PLL特性指南 x
1.5.5.1. 时钟反馈模式 1.5.5.2. 时钟输出
1.6. 设计入口 x
1.6.1. 设计建议 1.6.2. 使用IP内核 1.6.3. 重配置 1.6.4. 建议的HDL编码风格 1.6.5. 寄存器上电电平与控制信号 1.6.6. 规划层次化设计和基于团队的设计
1.6.3. 重配置 x
1.6.3.1. 动态重配置 1.6.3.2. 部分重配置
1.6.6. 规划层次化设计和基于团队的设计 x
1.6.6.1. 规划设计分区 1.6.6.2. 按自下而上和基于团队的流程进行规划 1.6.6.3. 创建设计平面图
1.7. 设计实现、分析、优化和验证 x
1.7.1. 选择综合工具 1.7.2. 器件资源利用报告 1.7.3. Quartus Prime消息 1.7.4. 时序约束和分析 1.7.5. 面积与时序优化 1.7.6. 保留性能和减少编译时间 1.7.7. 仿真 1.7.8. 形式验证 1.7.9. 功耗分析 1.7.10. 功耗优化
1.7.4. 时序约束和分析 x
1.7.4.1. 建议的时序优化和分析约束
1.7.10. 功耗优化 x
1.7.10.1. 器件和设计功耗优化技术 1.7.10.2. Quartus Prime功耗优化技术
1.7.10.1. 器件和设计功耗优化技术 x
1.7.10.1.1. 时钟功耗管理 1.7.10.1.2. 降低存储器功耗 1.7.10.1.3. I/O功耗指南
1.7.10.2. Quartus Prime功耗优化技术 x
1.7.10.2.1. Power Optimization Advisor
1.11. 附录： Arria® 10收发器设计指南 x
1.11.1. 收发器PHY体系结构概述 1.11.2. 收发器Bank体系结构 1.11.3. PHY层收发器组件 1.11.4. 收发器锁相环 1.11.5. 时钟生成模块(CGB) 1.11.6. 校准 1.11.7. 收发器设计流程
1.11.3. PHY层收发器组件 x
1.11.3.1. GX收发器通道 1.11.3.2. GT收发器通道
1.11.4. 收发器锁相环 x
1.11.4.1. 高级发送(ATX) PLL 1.11.4.2. Fractional PLL (fPLL) 1.11.4.3. 通道PLL (CMU/CDR PLL)
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1.4.3.2. JTAG管脚

表 22.  JTAG管脚检查表
编号 是否完成? 检查表项目
1   如果不使用JTAG管脚，应将其连接稳定的电压电平。

由于JTAG配置优先于其他所有配置方法，如果不使用JTAG接口，在配置中JTAG管脚不应存在悬空或翻转问题。如果使用JTAG接口，应遵循本节的指南。

JTAG管脚连接

采用JTAG模式运行的器件使用四个必备管脚—TDI、TDO、TMS和TCK— 和一个可选管脚TRST。TCK有一个内部弱下拉电阻，而TDI、TMS和TRST管脚有内部弱上拉电阻。JTAG输出管脚TDO和所有的JTAG输入管脚都由1.2 V，1.5 V和1.8 V VCCPGM电源供电。所有的JTAG管脚在JTAG配置中均为三态。切勿使TDI、TMS、TCK和TRST管脚的电压低于1.8 V、1.5 V和1.2-V VCCPGM电源电压。TDI、TMS、TCK和TRST输入管脚的电源电压必须与设置的VCCPGM电源电压相同。

表 23.  JTAG管脚连接检查表
编号 是否完成? 检查表项目
1   将JTAG管脚正确地连接到下载电缆接头。 确保管脚顺序不要颠倒。
2   要在上电期间禁用JTAG状态机，需要通过一个1 kΩ电阻将TCK管脚拉低以确保TCK上不会出现意外的上升沿。”
3   通过一个1 kΩ到10 kΩ电阻将TMS和TDI管脚拉高。
4   将TRST直接连接至VCCPGM(将管脚连接至低电平可禁止JTAG电路)。

如果链中有多个器件，那么连接一个器件的TDO管脚到链中下一个器件的TDI管脚。

如果在配置、用户模式或加电时JTAG管脚上存在噪声，则可能导致器件进入非定义的状态或模式。

下载电缆操作电压

目标电路板通过10管脚针排为Intel下载电缆提供的工作电压决定着下载电缆的工作电压电平。

Arria® 10器件中的JTAG管脚由VCCIO_SDM供电。在包含不同VCCIO电平的器件的JTAG 链中，一定不要违反器件JTAG输入管脚的VIL max，VIH min和最大VI规范。器件之间可能需要电平移位器(level shifter)来满足器件输入管脚的电压规范。

表 24.  下载电缆操作电压检查表
编号 是否完成? 检查表项目
1   由于下载电缆连接器件的JTAG管脚，因此要确保下载电缆与JTAG管脚电压兼容。

JTAG信号缓冲

根据信号完整性，尤其是TCK信号的完整性，可能需要在JTAG链中增加缓冲器，因为该信号是JTAG时钟信号和最快的开关JTAG信号。Intel建议在连接器部位对该信号进行缓冲，因为电缆和电路板连接器组成的传输线往往效果较差，会使信号中产生噪声。在连接器部位增加此首个缓冲器后，还应随着链长度的增加继续增加缓冲器，或者当信号通过电路板连接器时增加缓冲器。

如果一条电缆驱动三个或更多器件，应在电缆连接器部位对JTAG信号进行缓冲，避免信号质量下降。这还取决于电路板布局以及电路板上的负载、连接器、跳线和开关数量。只要电路板上增加的器件对JTAG信号的电感或电容产生影响，在链中增加缓冲器的可能性就会增加。

对于并行驱动的TCK和TMS信号，每个缓冲器不应驱动超过八个负载。如果中间需要增加跳线或开关，则应减少负载数量。

表 25.  JTAG信号缓冲检查表
编号 是否完成? 检查表项目
1   按照建议对JTAG信号进行缓冲，特别是对于连接器，或者电缆驱动三个以上器件时。
2   如果您的器件在一个配置链中，则要确保链中所有器件正确地连接。
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