AN 738：Intel® Arria® 10器件设计指南

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ID 683555
日期 6/30/2017
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1. AN 738： Intel® Arria® 10器件设计指南
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1.1. 系统规范 1.2. 器件选择 1.3. 早期系统和电路板规划 1.4. 电路板设计的管脚连接考虑因素 1.5. I/O与时钟规划 1.6. 设计入口 1.7. 设计实现、分析、优化和验证 1.8. 结论 1.9. 文档修订历史 1.10. 设计检查表 1.11. 附录： Arria® 10收发器设计指南
1.1. 系统规范 x
1.1.1. 设计规范 1.1.2. IP选择 1.1.3. Qsys
1.2. 器件选择 x
1.2.1. 器件系列种类和高速收发器 1.2.2. 逻辑、存储器和乘法器密集度 1.2.3. I/O管脚数、LVDS通道和封装类型 1.2.4. PLL和时钟布线 1.2.5. 速度等级 1.2.6. 纵向器件移植
1.3. 早期系统和电路板规划 x
1.3.1. 早期功耗评估 1.3.2. 散热管理的温度感应 1.3.3. 电压传感器 1.3.4. 器件配置的规划 1.3.5. 片上调试规划
1.3.4. 器件配置的规划 x
1.3.4.1. 配置方案选择 1.3.4.2. 配置特性 1.3.4.3. Quartus Prime配置设置
1.3.4.1. 配置方案选择 x
1.3.4.1.1. 串行配置器件 1.3.4.1.2. 下载电缆 1.3.4.1.3. 使用MAX II器件的并行闪存加载程序宏功能
1.3.4.2. 配置特性 x
1.3.4.2.1. 数据压缩 1.3.4.2.2. 使用配置比特流加密提高设计安全 1.3.4.2.3. 远程系统更新 1.3.4.2.4. SEU缓解和CRC错误检查
1.3.5. 片上调试规划 x
1.3.5.1. 片上调试工具 1.3.5.2. 调试工具的规划指南
1.4. 电路板设计的管脚连接考虑因素 x
1.4.1. 器件上电 1.4.2. 电源管脚连接和电源 1.4.3. 配置管脚连接 1.4.4. 与电路板相关的Quartus Prime设置 1.4.5. 信号完整性考量 1.4.6. 板级仿真与高级I/O时序分析
1.4.2. 电源管脚连接和电源 x
1.4.2.1. 去耦电容 1.4.2.2. PLL和收发器电路板设计指南
1.4.3. 配置管脚连接 x
1.4.3.1. DCLK 和 TCK 信号完整性 1.4.3.2. JTAG管脚 1.4.3.3. MSEL配置模式管脚 1.4.3.4. 其他配置管脚
1.4.4. 与电路板相关的Quartus Prime设置 x
1.4.4.1. 全器件输出使能管脚(Device-Wide Output Enable Pin) 1.4.4.2. 未使用的管脚
1.4.5. 信号完整性考量 x
1.4.5.1. 高速电路板设计 1.4.5.2. 电压参考管脚 1.4.5.3. 同步开关噪声 1.4.5.4. I/O终端
1.5. I/O与时钟规划 x
1.5.1. 进行FPGA管脚分配 1.5.2. 早期管脚规划与I/O分配分析 1.5.3. I/O特性与管脚连接 1.5.4. 时钟和PLL选择 1.5.5. PLL特性指南 1.5.6. 时钟控制模块 1.5.7. I/O同步开关噪声
1.5.3. I/O特性与管脚连接 x
1.5.3.1. I/O信号类型 1.5.3.2. 可选的I/O标准和灵活的I/O Bank 1.5.3.3. 存储器接口 1.5.3.4. 双用途和专用管脚连接 1.5.3.5. Arria® 10 I/O特性
1.5.5. PLL特性指南 x
1.5.5.1. 时钟反馈模式 1.5.5.2. 时钟输出
1.6. 设计入口 x
1.6.1. 设计建议 1.6.2. 使用IP内核 1.6.3. 重配置 1.6.4. 建议的HDL编码风格 1.6.5. 寄存器上电电平与控制信号 1.6.6. 规划层次化设计和基于团队的设计
1.6.3. 重配置 x
1.6.3.1. 动态重配置 1.6.3.2. 部分重配置
1.6.6. 规划层次化设计和基于团队的设计 x
1.6.6.1. 规划设计分区 1.6.6.2. 按自下而上和基于团队的流程进行规划 1.6.6.3. 创建设计平面图
1.7. 设计实现、分析、优化和验证 x
1.7.1. 选择综合工具 1.7.2. 器件资源利用报告 1.7.3. Quartus Prime消息 1.7.4. 时序约束和分析 1.7.5. 面积与时序优化 1.7.6. 保留性能和减少编译时间 1.7.7. 仿真 1.7.8. 形式验证 1.7.9. 功耗分析 1.7.10. 功耗优化
1.7.4. 时序约束和分析 x
1.7.4.1. 建议的时序优化和分析约束
1.7.10. 功耗优化 x
1.7.10.1. 器件和设计功耗优化技术 1.7.10.2. Quartus Prime功耗优化技术
1.7.10.1. 器件和设计功耗优化技术 x
1.7.10.1.1. 时钟功耗管理 1.7.10.1.2. 降低存储器功耗 1.7.10.1.3. I/O功耗指南
1.7.10.2. Quartus Prime功耗优化技术 x
1.7.10.2.1. Power Optimization Advisor
1.11. 附录： Arria® 10收发器设计指南 x
1.11.1. 收发器PHY体系结构概述 1.11.2. 收发器Bank体系结构 1.11.3. PHY层收发器组件 1.11.4. 收发器锁相环 1.11.5. 时钟生成模块(CGB) 1.11.6. 校准 1.11.7. 收发器设计流程
1.11.3. PHY层收发器组件 x
1.11.3.1. GX收发器通道 1.11.3.2. GT收发器通道
1.11.4. 收发器锁相环 x
1.11.4.1. 高级发送(ATX) PLL 1.11.4.2. Fractional PLL (fPLL) 1.11.4.3. 通道PLL (CMU/CDR PLL)
1. AN 738： Intel® Arria® 10器件设计指南

1.5.3.5. Arria® 10 I/O特性

Arria® 10双向I/O单元(IOE)特性支持快速系统集成，同时同步提供高带宽，以满足使内部逻辑功能和系统级系统最大化所需。器件接口的高级特性可帮助器件实现高速数据传入和传出，并降低PCB的复杂性和成本。
表 40.   Arria® 10 I/O特性
特性 使用 指南及更多信息
MultiVolt I/O接口 允许所有封装连接具有不同电源电压的系统。根据输出要求，VCCIO管脚可以连接到1.2-、1.25-、1.35-、1.5-、1.8-、2.5-或者3.0-V电源。输出电平兼容于使用与电源相同电压的系统。VCCPD电源管脚必须连接到2.5-或者3.0-V电源。 有关MultiVolt I/O支持的摘要和所支持I/O标准和列表及输出和输出VCCIO、VCCPD、VREF和电路板端接电压(VTT)的典型值，请参见前面章节和 Arria® 10内核架构和通用I/O手册中的 Arria® 10器件中的I/O和高速I/O章节。当输入信号为3.0 V时， Intel® 推荐在所有I/O 管脚上使用外部钳位二极管。
可编程输出电流强度 部分I/O标准具有可编程电流强度控制功能。此功能可以降低由于传输线过长或原有背板造成的信号衰减大带来的影响。尽管电流强度高可以提高I/O性能，但同时会增加接口的噪声，使用电流强度控制则可以管理噪声。 确保输出缓冲器电流强度足够高，但不应导致过高的过冲或下冲，从而超出I/O标准的电压阈值参数。 Intel® 建议通过进行IBIS或SPICE仿真来为特定应用确定合适的强度设置。关于标准和设置的列表，请参考 Arria® 10内核架构和通用I/O手册中的 Arria® 10器件中的I/O和高速I/O章节。
可编程摆率控制(Programmable Slew Rate Control) 对每个管脚进行配置以获得低噪声或高速性能。摆率越快转换速度越高。通过提高摆率可以提高存储器接口应用的可用时序裕量，或者当输出管脚具有高容性负载时提高摆率。尽管摆率较慢时能帮助降低系统噪声，但却增加了上升沿和下降沿的额定延时。使用摆率可以降低SSN。 如果摆率较慢，需确认接口是否满足其性能要求。 Intel® 建议通过进行IBIS或SPICE仿真来为特定应用确定合适的摆率设置。
可编程的IOE延时 可编程延迟链能确保零保持时间，最大限度降低设置时间，或者提高时钟输出稳定时间。可以延时作为偏斜补偿电路来确保总线的所有数位进出器件的延时相同。 此特性可帮助提高读取和时间裕量，因为它能最大限度地降低总线内信号间的不确定性。关于延迟规范，请参考 Arria® 10器件数据表。
可编程输出缓存延迟 单端输出缓冲器中的延迟链能独立控制输出缓冲器的上升沿和下降沿延迟。 可以通过使用延迟来调节输出缓冲占空比，对通道至通道偏移进行补偿，通过特意引入通道至通道偏移来减少SSO噪声，并改善高速存储器接口时序裕量。
开漏输出(Open-Drain Output) 在配置为开漏状态时，输出的逻辑值为高阻态或0。在系统级控制信号中使用，可被系统中的多个器件置位。 通常，需使用一个外部上拉电阻提供逻辑高位。
总线保持(Bus Hold) 通过使用一个额定阻值约为7 kΩ的电阻(RBH) ，轻微将I/O管脚上的信号保持在上次驱动状态，直到出现下一个输入信号。如果使用此特性，当总线处于三态时，无需使用外部上拉或下拉电阻就能保持信号电平。此电路还能使未驱动管脚低于输入阈值电压，以免造成不希望的频繁开关。 当总线保持特性使能时，无法使用可编程上拉选项。如果I/O管脚为差分信号配置，应禁用总线保持特性。有关通过此电阻驱动的特定持续电流和用来确定下一次驱动输入的过驱动电流及各VCCIO电压的电平，请参考 Arria® 10器件数据表。
可编程上拉电阻 在用户模式下，上拉电阻(通常25 kΩ)能较弱地将I/O保持在VCCIO电平。可结合开漏输出以避免使用外部上拉电阻。 当可编程上拉选项使能时，无法使用总线保持特性。
片上匹配(OCT) 驱动器阻抗匹配可为I/O驱动器提供可控的输出阻抗，使其与传输线的阻抗紧密匹配，从而显著降低反射。OCT能保持信号质量，节省电路板空间，降低外部组件成本。支持可校准或不可校准的片上串行(RS)、可校准的并行(RT)和针对单端I/O标准的动态串行和并行匹配以及针对差分LVDS I/O标准的片上差分匹配(RD)。 如果OCT RS和RT使用相同的VCCIO电源电压，那么对于不同的I/O标准，同一I/O bank可支持两者。I/O bank中的每个I/O均可被单独配置，以支持OCT RS、可编程电流强度或者OCT RT。对于同一个I/O缓冲器，无法同时配置OCT RS和可编程电流强度或摆率。所有的I/O管脚均提供差分OCT RD。有关此特性支持和实现的详细信息，请参见 Arria® 10内核架构和通用I/O手册的 Arria® 10器件中的I/O和高速I/O章节。
可编程预加重(Programmable Pre-Emphasis) 可提高高频组件输出信号的振幅，从而帮助补偿传输线中的频率相关衰减。 请参考 Arria® 10内核架构和通用I/O手册的 Arria® 10器件中的I/O和高速I/O章节。
可编程差分输出电压 可用于调整输出眼高度以优化走线长度和功耗。VOD摆幅较高可以提高接收器端的电压裕量，而VOD摆幅较低可以降低功耗。 请参考 Arria® 10内核架构和通用I/O手册的 Arria® 10器件中的I/O和高速I/O章节。
提供DPA和Soft-CDR支持的专用差分I/O SERDES电路 Arria® 10 GX器件和E器件中的所有I/O都有内置SERDES电路，支持高速LVDS接口，数据速率高达1600 Mbp。DPA电路可自动选择最佳相位以补偿源同步时钟和接收的串行数据之间的偏斜。 soft-CDR模式可提供同步/异步片到片应用机会和SGMII协议的短距离板到板应用机会。 如要使用DPA，则需要在参数编辑器中使能此功能。DPA的使用对高速差分通道布局增加了部分限制。请参考 Arria® 10内核架构和通用I/O手册的 Arria® 10器件中的I/O和高速I/O章节中的功能描述和布局指南。

请参考Stratix IV I/O bank图表来获得每个I/O bank的位置和支持信息。描述每个bank中I/O数量的图表提供了每种器件密度的bank信息。关于在每个bank中可以组合哪些标准的信息，请参考描述I/O bank限制的部分，关于LVDS限制的详细信息，请参考描述I/O布局指南的部分。

有关详细指南，请考虑以下检查表项并参考表3中的相应文档。

表 41.   Arria® 10 I/O特性检查表
编码 是否完成? 检查表项目
1   检查对I/O接口有帮助的可用器件I/O特性：电流强度、摆率、I/O延迟、开漏、总线保持、可编程上拉电阻、PCI钳位二极管、可编程预加重和VOD。
2   考虑片上匹配(OCT)特性，以节省电路板空间。
3   验证是否所有的管脚位置都支持要求的匹配方案。
4   为高速LVDS接口选择相应的DPA、non-DPA或者soft-CDR模式。
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