AN 738：Intel® Arria® 10器件设计指南

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ID 683555
日期 6/30/2017
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1. AN 738： Intel® Arria® 10器件设计指南
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1.1. 系统规范 1.2. 器件选择 1.3. 早期系统和电路板规划 1.4. 电路板设计的管脚连接考虑因素 1.5. I/O与时钟规划 1.6. 设计入口 1.7. 设计实现、分析、优化和验证 1.8. 结论 1.9. 文档修订历史 1.10. 设计检查表 1.11. 附录： Arria® 10收发器设计指南
1.1. 系统规范 x
1.1.1. 设计规范 1.1.2. IP选择 1.1.3. Qsys
1.2. 器件选择 x
1.2.1. 器件系列种类和高速收发器 1.2.2. 逻辑、存储器和乘法器密集度 1.2.3. I/O管脚数、LVDS通道和封装类型 1.2.4. PLL和时钟布线 1.2.5. 速度等级 1.2.6. 纵向器件移植
1.3. 早期系统和电路板规划 x
1.3.1. 早期功耗评估 1.3.2. 散热管理的温度感应 1.3.3. 电压传感器 1.3.4. 器件配置的规划 1.3.5. 片上调试规划
1.3.4. 器件配置的规划 x
1.3.4.1. 配置方案选择 1.3.4.2. 配置特性 1.3.4.3. Quartus Prime配置设置
1.3.4.1. 配置方案选择 x
1.3.4.1.1. 串行配置器件 1.3.4.1.2. 下载电缆 1.3.4.1.3. 使用MAX II器件的并行闪存加载程序宏功能
1.3.4.2. 配置特性 x
1.3.4.2.1. 数据压缩 1.3.4.2.2. 使用配置比特流加密提高设计安全 1.3.4.2.3. 远程系统更新 1.3.4.2.4. SEU缓解和CRC错误检查
1.3.5. 片上调试规划 x
1.3.5.1. 片上调试工具 1.3.5.2. 调试工具的规划指南
1.4. 电路板设计的管脚连接考虑因素 x
1.4.1. 器件上电 1.4.2. 电源管脚连接和电源 1.4.3. 配置管脚连接 1.4.4. 与电路板相关的Quartus Prime设置 1.4.5. 信号完整性考量 1.4.6. 板级仿真与高级I/O时序分析
1.4.2. 电源管脚连接和电源 x
1.4.2.1. 去耦电容 1.4.2.2. PLL和收发器电路板设计指南
1.4.3. 配置管脚连接 x
1.4.3.1. DCLK 和 TCK 信号完整性 1.4.3.2. JTAG管脚 1.4.3.3. MSEL配置模式管脚 1.4.3.4. 其他配置管脚
1.4.4. 与电路板相关的Quartus Prime设置 x
1.4.4.1. 全器件输出使能管脚(Device-Wide Output Enable Pin) 1.4.4.2. 未使用的管脚
1.4.5. 信号完整性考量 x
1.4.5.1. 高速电路板设计 1.4.5.2. 电压参考管脚 1.4.5.3. 同步开关噪声 1.4.5.4. I/O终端
1.5. I/O与时钟规划 x
1.5.1. 进行FPGA管脚分配 1.5.2. 早期管脚规划与I/O分配分析 1.5.3. I/O特性与管脚连接 1.5.4. 时钟和PLL选择 1.5.5. PLL特性指南 1.5.6. 时钟控制模块 1.5.7. I/O同步开关噪声
1.5.3. I/O特性与管脚连接 x
1.5.3.1. I/O信号类型 1.5.3.2. 可选的I/O标准和灵活的I/O Bank 1.5.3.3. 存储器接口 1.5.3.4. 双用途和专用管脚连接 1.5.3.5. Arria® 10 I/O特性
1.5.5. PLL特性指南 x
1.5.5.1. 时钟反馈模式 1.5.5.2. 时钟输出
1.6. 设计入口 x
1.6.1. 设计建议 1.6.2. 使用IP内核 1.6.3. 重配置 1.6.4. 建议的HDL编码风格 1.6.5. 寄存器上电电平与控制信号 1.6.6. 规划层次化设计和基于团队的设计
1.6.3. 重配置 x
1.6.3.1. 动态重配置 1.6.3.2. 部分重配置
1.6.6. 规划层次化设计和基于团队的设计 x
1.6.6.1. 规划设计分区 1.6.6.2. 按自下而上和基于团队的流程进行规划 1.6.6.3. 创建设计平面图
1.7. 设计实现、分析、优化和验证 x
1.7.1. 选择综合工具 1.7.2. 器件资源利用报告 1.7.3. Quartus Prime消息 1.7.4. 时序约束和分析 1.7.5. 面积与时序优化 1.7.6. 保留性能和减少编译时间 1.7.7. 仿真 1.7.8. 形式验证 1.7.9. 功耗分析 1.7.10. 功耗优化
1.7.4. 时序约束和分析 x
1.7.4.1. 建议的时序优化和分析约束
1.7.10. 功耗优化 x
1.7.10.1. 器件和设计功耗优化技术 1.7.10.2. Quartus Prime功耗优化技术
1.7.10.1. 器件和设计功耗优化技术 x
1.7.10.1.1. 时钟功耗管理 1.7.10.1.2. 降低存储器功耗 1.7.10.1.3. I/O功耗指南
1.7.10.2. Quartus Prime功耗优化技术 x
1.7.10.2.1. Power Optimization Advisor
1.11. 附录： Arria® 10收发器设计指南 x
1.11.1. 收发器PHY体系结构概述 1.11.2. 收发器Bank体系结构 1.11.3. PHY层收发器组件 1.11.4. 收发器锁相环 1.11.5. 时钟生成模块(CGB) 1.11.6. 校准 1.11.7. 收发器设计流程
1.11.3. PHY层收发器组件 x
1.11.3.1. GX收发器通道 1.11.3.2. GT收发器通道
1.11.4. 收发器锁相环 x
1.11.4.1. 高级发送(ATX) PLL 1.11.4.2. Fractional PLL (fPLL) 1.11.4.3. 通道PLL (CMU/CDR PLL)
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1.5.4. 时钟和PLL选择

表 42.  时钟和PLL选择检查表
编号 是否完成? 检查表项目
1   使用正确的专用时钟管脚，并将布线信号用作时钟和全局控制信号。
2   将器件PLL用于时钟管理。
3   分析各PLL和时钟管脚的输入和输出布线连接。确保PLL输入来自专用时钟管脚或其他PLL。

时钟方案规划的第一个阶段是确定系统时钟要求。了解器件的可用时钟资源并相应地规划设计时钟方案。考虑时序性能要求以及一个特定时钟支持多少逻辑。

Arria® 10器件提供低偏斜和高扇出布线网络。它们按照分层结构布局，可在器件内提供高达417个唯一的时钟域(16 个 GCLK + 92 个 RCLK + 309 个 PCLK)。每个器件最多有28个 PLL，每个PLL最多有18 个可单独编程的输出。可使用16个差分专用GCLK输入管脚或48至56个单端时钟输入。

专用时钟管脚能直接驱动时钟网络，确保偏斜低于其他I/O管脚。使用专用布线网络可获得可预测的延时和较低偏斜，进而获得高扇出信号。还可使用时钟管脚和时钟网络驱动控制信号，例如异步复位。

将时钟输入连接特定的PLL以驱动特定的低偏斜布线网络。分析每个PLL的全局资源可用性和每个时钟输入管脚的PLL可用性。

使用以下说明可以帮助确定哪些时钟网络适合设计的时钟信号使用。

  • GCLK网络可以驱动整个器件的各个部位，作为器件逻辑的低偏斜时钟资源使用。尽管此时钟区域与其他时钟区域相比延迟最大，但允许信号到达器件中的任何地方。此选项非常适合对全局复位/清除信号进行布线或在整个器件中进行时钟信号布线。
  • RCLK网络只与它们所驱动的象限有关，能为单个器件期限内包含的逻辑提供最低时钟延时和偏斜。
  • IOE和内部逻辑还可驱动GCLK和RCLK，以创建内部生成的GCLK或RCLK和其他高扇出控制信号，例如同步或异步清零和时钟使能。
  • PLL不能被内部生成的GCLK或RCLK驱动。PLL的输入时钟必须来自专用时钟输入管脚或其他管脚/PLL发出的GCLK或RCLK。
  • PCLK网络是 Arria® 10器件的外围电路驱动的各时钟网络的总和。DPA模块、PLD收发器接口、I/O管脚和内部逻辑的时钟输出可以驱动PCLK网络。这些PCLK与GCLK和RCLK网络相比具有较高的偏斜，可用来驱动进出 Arria® 10器件的信号，但不能作为通用信号使用。

如果系统需要的时钟或控制信号多于目标器件提供的信号，可考虑将专用时钟资源作为备用，尤其是时钟延时和时钟偏移对设计性能不存在重大影响的低扇出和低频信号。使用 Quartus® Prime Assignment Editor中的Global Signal assignment选择全局布线类型，或者将assignment设置为Off来指定信号不应使用任何全局布线资源。

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