AN 738：Intel® Arria® 10器件设计指南

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ID 683555
日期 6/30/2017
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1. AN 738： Intel® Arria® 10器件设计指南
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1.1. 系统规范 1.2. 器件选择 1.3. 早期系统和电路板规划 1.4. 电路板设计的管脚连接考虑因素 1.5. I/O与时钟规划 1.6. 设计入口 1.7. 设计实现、分析、优化和验证 1.8. 结论 1.9. 文档修订历史 1.10. 设计检查表 1.11. 附录： Arria® 10收发器设计指南
1.1. 系统规范 x
1.1.1. 设计规范 1.1.2. IP选择 1.1.3. Qsys
1.2. 器件选择 x
1.2.1. 器件系列种类和高速收发器 1.2.2. 逻辑、存储器和乘法器密集度 1.2.3. I/O管脚数、LVDS通道和封装类型 1.2.4. PLL和时钟布线 1.2.5. 速度等级 1.2.6. 纵向器件移植
1.3. 早期系统和电路板规划 x
1.3.1. 早期功耗评估 1.3.2. 散热管理的温度感应 1.3.3. 电压传感器 1.3.4. 器件配置的规划 1.3.5. 片上调试规划
1.3.4. 器件配置的规划 x
1.3.4.1. 配置方案选择 1.3.4.2. 配置特性 1.3.4.3. Quartus Prime配置设置
1.3.4.1. 配置方案选择 x
1.3.4.1.1. 串行配置器件 1.3.4.1.2. 下载电缆 1.3.4.1.3. 使用MAX II器件的并行闪存加载程序宏功能
1.3.4.2. 配置特性 x
1.3.4.2.1. 数据压缩 1.3.4.2.2. 使用配置比特流加密提高设计安全 1.3.4.2.3. 远程系统更新 1.3.4.2.4. SEU缓解和CRC错误检查
1.3.5. 片上调试规划 x
1.3.5.1. 片上调试工具 1.3.5.2. 调试工具的规划指南
1.4. 电路板设计的管脚连接考虑因素 x
1.4.1. 器件上电 1.4.2. 电源管脚连接和电源 1.4.3. 配置管脚连接 1.4.4. 与电路板相关的Quartus Prime设置 1.4.5. 信号完整性考量 1.4.6. 板级仿真与高级I/O时序分析
1.4.2. 电源管脚连接和电源 x
1.4.2.1. 去耦电容 1.4.2.2. PLL和收发器电路板设计指南
1.4.3. 配置管脚连接 x
1.4.3.1. DCLK 和 TCK 信号完整性 1.4.3.2. JTAG管脚 1.4.3.3. MSEL配置模式管脚 1.4.3.4. 其他配置管脚
1.4.4. 与电路板相关的Quartus Prime设置 x
1.4.4.1. 全器件输出使能管脚(Device-Wide Output Enable Pin) 1.4.4.2. 未使用的管脚
1.4.5. 信号完整性考量 x
1.4.5.1. 高速电路板设计 1.4.5.2. 电压参考管脚 1.4.5.3. 同步开关噪声 1.4.5.4. I/O终端
1.5. I/O与时钟规划 x
1.5.1. 进行FPGA管脚分配 1.5.2. 早期管脚规划与I/O分配分析 1.5.3. I/O特性与管脚连接 1.5.4. 时钟和PLL选择 1.5.5. PLL特性指南 1.5.6. 时钟控制模块 1.5.7. I/O同步开关噪声
1.5.3. I/O特性与管脚连接 x
1.5.3.1. I/O信号类型 1.5.3.2. 可选的I/O标准和灵活的I/O Bank 1.5.3.3. 存储器接口 1.5.3.4. 双用途和专用管脚连接 1.5.3.5. Arria® 10 I/O特性
1.5.5. PLL特性指南 x
1.5.5.1. 时钟反馈模式 1.5.5.2. 时钟输出
1.6. 设计入口 x
1.6.1. 设计建议 1.6.2. 使用IP内核 1.6.3. 重配置 1.6.4. 建议的HDL编码风格 1.6.5. 寄存器上电电平与控制信号 1.6.6. 规划层次化设计和基于团队的设计
1.6.3. 重配置 x
1.6.3.1. 动态重配置 1.6.3.2. 部分重配置
1.6.6. 规划层次化设计和基于团队的设计 x
1.6.6.1. 规划设计分区 1.6.6.2. 按自下而上和基于团队的流程进行规划 1.6.6.3. 创建设计平面图
1.7. 设计实现、分析、优化和验证 x
1.7.1. 选择综合工具 1.7.2. 器件资源利用报告 1.7.3. Quartus Prime消息 1.7.4. 时序约束和分析 1.7.5. 面积与时序优化 1.7.6. 保留性能和减少编译时间 1.7.7. 仿真 1.7.8. 形式验证 1.7.9. 功耗分析 1.7.10. 功耗优化
1.7.4. 时序约束和分析 x
1.7.4.1. 建议的时序优化和分析约束
1.7.10. 功耗优化 x
1.7.10.1. 器件和设计功耗优化技术 1.7.10.2. Quartus Prime功耗优化技术
1.7.10.1. 器件和设计功耗优化技术 x
1.7.10.1.1. 时钟功耗管理 1.7.10.1.2. 降低存储器功耗 1.7.10.1.3. I/O功耗指南
1.7.10.2. Quartus Prime功耗优化技术 x
1.7.10.2.1. Power Optimization Advisor
1.11. 附录： Arria® 10收发器设计指南 x
1.11.1. 收发器PHY体系结构概述 1.11.2. 收发器Bank体系结构 1.11.3. PHY层收发器组件 1.11.4. 收发器锁相环 1.11.5. 时钟生成模块(CGB) 1.11.6. 校准 1.11.7. 收发器设计流程
1.11.3. PHY层收发器组件 x
1.11.3.1. GX收发器通道 1.11.3.2. GT收发器通道
1.11.4. 收发器锁相环 x
1.11.4.1. 高级发送(ATX) PLL 1.11.4.2. Fractional PLL (fPLL) 1.11.4.3. 通道PLL (CMU/CDR PLL)
1. AN 738： Intel® Arria® 10器件设计指南

1.5.3.1. I/O信号类型

表 36.  I/O信号类型检查表
编号 是否完成? 检查表项目
1   根据系统要求规划I/O信号类型。
2   允许软件对差分管脚对的负管脚进行位置约束。

Arria® 10器件支持多种行业I/O标准，包括单端、参考电压单端和差分I/O标准。本节提供关于如何选择信号类型的基本指南。

单端I/O信号提供一个简单的轨到轨(rail-to-rail)接口。其速度受电压摆幅和噪声的限制。单端I/O不需要端接，除非系统中的反射会造成不希望的影响。

参考电压信号能同时降低电压电平发生变化的管脚带来的同步开关输出(SSO)影响(例如外部存储器接口数据和地址总线)。由于参考电压信号能降低电压摆幅，最大限度地降低端接需求时反射引起的噪声，因而能提高逻辑转换率。但是，参考电压源(VTT)需使用额外的端接组件。

由于差分信号采用额外的反相紧耦合数据对，具有超快的速度，因而能消除单端和参考电压信号的接口性能障碍。差分信号还能避免对参考电压洁净度的要求。这是因为采用共模噪声抑制功能的摆幅电压和抗噪声能力较低。此实现的考虑因素包括对生成采用时钟信号的专用PLL的要求和匹配的走线长度要求，以消除反相和未反相信号对的相位差。

Arria® 10 I/O的管脚成对排列以便支持差分标准。每个I/O管脚对均支持差分输入或输出操作，但某些时钟管脚例外，仅支持差分输入操作。在设计源代码中，可只定义一个不管脚来表示一个差分对，然后对这对管脚中的正极端分配管脚。在指定差分I/O标准时， Quartus® Prime软件会自动布局对应负管脚。

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