仅对英特尔可见 — GUID: mwh1414193087296
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.3. 迭代约束修改(Iterative Constraint Modification)
您可以迭代地修改.sdc约束并重新分析时序结果,以确保您的设计具有最佳约束。
使用以下步骤迭代地修改约束:
- 点击Tools > Timing Analyzer。
- 生成要分析的报告。双击Macros下的Report All Summaries以生成设置(setup),保持(hold),恢复(recovery)和删除摘要(removal summaries)以及最小脉冲宽度检查和您定义的所有时钟的列表。这些摘要涵盖了您在设计中约束的所有路径。无论何时修改或更正约束,都会生成Diagnostic报告以识别设计中不受约束的部分或者被忽略的约束。
- 分析报告中的结果。修改约束时,请重新运行报告以查找任何意外结果。例如,一条跨域路径(cross-domain)可能表示您忘记了通过在时钟组中包含一个时钟来切断一个传输(cut a transfer)。
- 在.sdc文件中创建或编辑相应的约束并保存文件。
- 双击Tasks窗格中的Reset Design。这将从您的设计中删除所有约束。从设计中删除所有约束后可以重新读取.sdc文件,包括所作的更改。
- 重新生成要分析的报告。
- 重新分析结果。
- 如果需要,请重复步骤4到7。
此方法使用新的约束执行时序分析,而不对逻辑布局进行任何更改。当Fitter使用原始约束进行布局和布线时,Timing Analyzer应用新的约束。如果针对新的约束存在任何失败的时序,那么表明需要再次运行布局布线。