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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.1.5.4. 报告逻辑电平深度
Compiler的Plan阶段之后,可以在Timing Analyzer Tcl控制台中运行report_logic_depth来查看一个时钟域内的逻辑电平的数量。report_logic_depth显示关键路径之间逻辑深度的分布,从而使您能够确定可以减少RTL中的逻辑电平的区域。
report_logic_depth -panel_name <name> -from [get_clocks <name>] \ -to [get_clocks <name>]
图 46. report_logic_depth输出
要获取用于优化RTL的数据,请在Compiler的Plan阶段之后,运行剩余的Fitter阶段之前运行report_logic_depth。否则,post-Fitter报告也包括物理优化(retiming and resynthesis)的结果。