仅对英特尔可见 — GUID: mwh1410383984878
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.8.5.7. 源时钟频率是目的时钟频率的倍数
在此示例中,5 ns的源时钟频率值是10 ns的目的时钟频率的整数倍。当一个PLL生成这两个时钟并使用不同的倍频和分频因子时,源时钟频率可以是目的时钟频率的整数倍。
在以下示例中,源时钟频率是目地时钟频率的倍数:
图 115. 源时钟频率是目的时钟频率的倍数:
以下时序图显示了Timing Analyzer执行的默认设置检查分析:
图 116. 默认设置检查分析
图 117. Setup Check计算
设置关系表明在edge one启动的数据不需要采集,在edge two启动的数据需要采集;因此,您可以放宽(relax)设置要求。要更正默认分析,可以通过一个值为2的开始多周期设置异常将启动沿移动一个时钟周期。
下面的多周期异常调整此示例中的默认分析:
多周期约束
set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \ -setup -start 2
以下时序图显示了此示例的首选设置关系:
图 118. 首选的设置检查分析
图 119. 默认保持检查(Default Hold Check)
图 120. Hold Check计算
在此示例中,hold check two太具约束性。边沿在10 ns上对数据进行下一次启动,并且必须根据当前锁存沿在10 ns采集的数据进行检查,这没有出现在hold check two中。要更正默认分析,需要使用值为1的开始多周期保持异常。