仅对英特尔可见 — GUID: mwh1410383757943
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.8.1. 时序异常优先(Timing Exception Precedence)
如果在多个时序异常中出现相同的时钟或节点名称,那么Timing Analyzer会遵循以下时序异常优先顺序:
- Set False Path (set_false_path)为第一优先级。
- Set Minimum Delay (set_min_delay) and Set Maximum Delay (set_max_delay)为第二优先级。
- Set Multicycle Path (set_multicycle_path)为第三优先级。
伪路径时序异常具有最高优先级。在每个类别中,对各个节点的分配优先于对时钟的分配。对于相同类型的异常:
- -from <node>为第一优先级。
- -to <node>为第二优先级。
- -thru <node>为第三优先级。
- -from <clock>为第四优先级。
- -to <clock>为第五优先级。
优先级示例:
- set_max_delay 1 -from x -to y
- set_max_delay 2 -from x
- set_max_delay 3 -to y
第一个异常的优先级高于其他两个异常,因为第一个异常指定-from(而#3没有指定)和指定-to(而#2没有指定)。在没有第一个异常的情况下,第二个异常的优先级高于第三个异常,因为第二个异常指定了-from,而第三个异常则没有。最后,其他异常的剩余优先顺序是依赖于顺序的,这样最近创建的assignment会覆盖或部分覆盖早期的assignment。
set_net_delay或set_max_skew约束分析独立于最小或最大延迟或多周期路径约束。
- 无论在相同节点上是否存在set_false_path异常或set_clock_groups异常, 都应用set_net_delay异常。
- 不管相同节点上的set_clock_groups异常如何, 都应用set_max_skew异常,但set_false_path异常会覆盖set_max_skew异常。