仅对英特尔可见 — GUID: mwh1410383748294
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.6.2. 输出约束(set_output_delay)
输出约束对设计中的所有输出端口指定器件的所有外部延迟。
set_output_delay -clock { clock } -clock_fall -rise -max 2 foo
使用Set Output Delay (set_output_delay)约束指定外部输出延迟要求。指定 Clock name (-clock)以引用虚拟或实际时钟。指定时钟时,时钟定义输出端口的锁存时钟。Timing Analyzer自动确定启动输出数据的器件内部的启动时钟,因为器件中的所有时钟都已定义。下图是引用虚拟时钟的输出延迟的示例。
图 72. 输出延迟图
图 73. 输出延迟计算
如果设计包含分区边界端口,那么可以使用-blackbox选项和set_ouput_delay来分配输出延迟。-blackbox选项创建一个与边界端口同名的新的keeper timing节点。此节点允许通过原始边界端口传播时序路径,并用作set_output_delay约束。使用get_keepers命令时,将显示新的keeper timing节点。
您可以使用remove_output_delay -blackbox删除黑匣子约束(blackbox constraint)。