仅对英特尔可见 — GUID: mwh1410383648967
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.1. 时序分析流程
Intel® Quartus® Prime Timing Analyzer执行约束验证并报告时序性能,作为完整编译流程的一部分。创建设计并设置工程后, Synopsys* Design Constraints (.sdc)文件中定义设计所需的时序参数(即约束)。Fitter尝试布局逻辑以满足或超过指定的约束。Timing Analyzer报告不符合约束的条件,使您能够您找到并纠正关键时序问题。以下步骤描述了 Intel® Quartus® Prime软件中基本的时序分析流程。