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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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1.1.2. 时钟设置分析
要执行时钟设置检查,Timing Analyzer通过分析每个寄存器到寄存器路径的每个启动沿和锁存沿来确定设置关系。
对于目地寄存器上的每个锁存沿,Timing Analyzer使用源寄存器上最接近的前一个时钟沿作为启动沿。下图显示了两种设置关系,设置A和设置B。对于10 ns上的锁存沿,用作启动沿的最近时钟在3 ns上,并有设置A标签。对于20 ns上的锁存沿,用作启动沿的最近时钟在19 ns上,并有设置B标签。Timing Analyzer对最具限制性的设置关系进行分析,在这种情况下为设置B;如果此关系符合设计要求,那么默认情况下设置A符合要求。
图 7. 设置检查
Timing Analyzer将时钟设置检查的结果作为slack值进行报告。 slack是满足时序要求或者不满足时序要求的余量。正slack表示满足要求的余量;负slack表示未满足要求的余量。
图 8. 内部寄存器到寄存器路径的时钟设置slack
Timing Analyzer在计算数据到达时间时使用最大延迟进行设置检查,在计算数据所需时间时使用最小延迟。最大到达路径延迟与最小所需路径延迟之间的某些差异可以通过路径悲观移除(path pessimism removal)来恢复,如Timing Pessimism(时序悲观)所述。
图 9. 从输入端口到内部寄存器的时钟设置slack
图 10. 从内部寄存器到输出端口的时钟设置slack