Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

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ID 683243
日期 4/13/2020
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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 时序分析基本概念 1.2. 时序分析概述文档修订历史
1.1. 时序分析基本概念 x
1.1.1. 时序路径和时钟分析 1.1.2. 时钟设置分析 1.1.3. 时钟保持分析 1.1.4. 恢复和移除分析(Recovery and removal analysis) 1.1.5. 多周期路径分析 1.1.6. 亚稳性分析(Metastability Analysis) 1.1.7. Timing Pessimism(时序悲观) 1.1.8. 时钟数据分析(Clock-As-Data Analysis) 1.1.9. 多角时序分析(Multicorner Timing Analysis) 1.1.10. 时间借用(Time Borrowing)
1.1.1. 时序路径和时钟分析 x
1.1.1.1. 时间网表 1.1.1.2. 时序路径 1.1.1.3. 数据和时钟到达时间 1.1.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.1.5. 多周期路径分析 x
1.1.5.1. 多周期时钟保持 1.1.5.2. 多周期时钟设置
1.1.10. 时间借用(Time Borrowing) x
1.1.10.1. 时间借用限制 1.1.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 使用时序约束 2.3. Timing Analyzer Tcl命令 2.4. 导入编译结果的时序分析 2.5. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.6. Intel® Quartus® Prime Pro Edition User Guide: Timing Analyzer Archive
2.1. 时序分析流程 x
2.1.1. 第1步：打开一个工程并运行Fitter 2.1.2. 第2步：指定时序约束 2.1.3. 第3步：指定通用的Timing Analyzer设置 2.1.4. 第4步：运行时序分析 2.1.5. 第5步：分析时序分析结果
2.1.4. 第4步：运行时序分析 x
2.1.4.1. 设置操作条件 2.1.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization)
2.1.5. 第5步：分析时序分析结果 x
2.1.5.1. 时序报告命令 2.1.5.2. Fmax汇总报告(Fmax Summary Report) 2.1.5.3. Report Timing命令 2.1.5.4. 报告逻辑电平深度 2.1.5.5. 报告相邻路径(Report Neighbor Paths) 2.1.5.6. Report CDC Viewer命令 2.1.5.7. Report Custom CDC Viewer命令 2.1.5.8. 报告时间借用数据 2.1.5.9. 将约束与时序报告相关联 2.1.5.10. 从Timing Analyzer运行Design Assistant 2.1.5.11. 在其他工具中定位时序路径
2.2. 使用时序约束 x
2.2.1. 建议的初始SDC约束 2.2.2. SDC文件优先级 2.2.3. 迭代约束修改(Iterative Constraint Modification) 2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.2.5. 创建时钟和时钟约束 2.2.6. 创建I/O约束 2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints) 2.2.8. 创建时序异常(Creating Timing Exceptions) 2.2.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.2.10. 示例电路和SDC文件
2.2.1. 建议的初始SDC约束 x
2.2.1.1. Create Clock (create_clock) 2.2.1.2. Derive PLL Clocks (derive_pll_clocks) 2.2.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.2.1.4. Set Clock Groups (set_clock_groups)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.2.4.1. 实体绑定的约束范围(Entity-bound Constraint Scope) 2.2.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.2.5. 创建时钟和时钟约束 x
2.2.5.1. 创建基本时钟 2.2.5.2. 创建虚拟时钟 2.2.5.3. Creating Generated Clocks (create_generated_clock) 2.2.5.4. Deriving PLL Clocks 2.2.5.5. 创建时钟组(set_clock_groups) 2.2.5.6. 时钟效应特性的考量
2.2.5.1. 创建基本时钟 x
2.2.5.1.1. 自动时钟检测和约束创建
2.2.5.2. 创建虚拟时钟 x
2.2.5.2.1. 指定I/O接口不确定性 2.2.5.2.2. I/O接口时钟不确定性示例
2.2.5.3. Creating Generated Clocks (create_generated_clock) x
2.2.5.3.1. 时钟分频器示例(-divide_by) 2.2.5.3.2. 时钟多路复用器示例
2.2.5.5. 创建时钟组(set_clock_groups) x
2.2.5.5.1. 独占时钟组(Exclusive Clock Groups (-exclusive)) 2.2.5.5.2. 异步时钟组(-asynchronous) 2.2.5.5.3. set_clock_groups约束技巧
2.2.5.6. 时钟效应特性的考量 x
2.2.5.6.1. Set Clock Latency (set_clock_latency) 2.2.5.6.2. 时钟不确定性
2.2.6. 创建I/O约束 x
2.2.6.1. 输入约束(set_input_delay) 2.2.6.2. 输出约束(set_output_delay)
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints) x
2.2.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.2.7.2. Maximum Skew (set_max_skew) 2.2.7.3. 网络延迟(Net Delay (set_net_delay)) 2.2.7.4. 创建时序网表
2.2.8. 创建时序异常(Creating Timing Exceptions) x
2.2.8.1. 时序异常优先(Timing Exception Precedence) 2.2.8.2. False Paths (set_false_path) 2.2.8.3. 最小和最大延迟 2.2.8.4. 多周期路径(Multicycle Paths) 2.2.8.5. 多周期异常示例 2.2.8.6. 延迟注释(Delay Annotation) 2.2.8.7. 约束设计分区端口
2.2.8.4. 多周期路径(Multicycle Paths) x
2.2.8.4.1. 常见的多周期应用 2.2.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.2.8.4.3. 相移的使用(-phase)
2.2.8.5. 多周期异常示例 x
2.2.8.5.1. 默认的多周期分析 2.2.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.2.8.5.4. 具有目地时钟偏移的相同频率时钟 2.2.8.5.5. 目地时钟频率是源时钟频率的倍数 2.2.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.2.8.5.7. 源时钟频率是目的时钟频率的倍数 2.2.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.3. Timing Analyzer Tcl命令 x
2.3.1. quartus_sta可执行文件 2.3.2. 集合命令(Collection Commands)
2.3.2. 集合命令(Collection Commands) x
2.3.2.1. 通配符 2.3.2.2. 添加和删除集合项 2.3.2.3. 集合查询(Query of Collections) 2.3.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.1.4.1. 设置操作条件

您可以指定各种操作条件来分析不同功率和温度范围下的时序。可选的操作条件因器件和速度等级而异。这些不同的操作条件代表了多角时序分析中的“时序角”("timing corners")。Timing Analyzer为每组操作条件生成单独的报告。
Set Operating Conditions面板( Intel® Stratix® 10示例)

根据目标器件和速度等级，可以使用以下操作条件：

表 5.  时序分析的操作条件
模型 说明 进程(process) 电压 温度
Slow 900mV 100C Model 低压，高温 在一个速度等级中最慢的进程 Vcc minimum supply (1) Maximum TJ (1)
Slow 900mV 0C Model 低压，低温 在一个速度等级中最慢的进程 Vcc minimum supply (1) Minimum TJ (1)
Fast 900mV 100C Model 高压，高温 在一个速度等级中最快的进程 Vcc maximum supply (1) Maximum TJ (1)
Fast 900mV 0C Model 高压，低温 在一个速度等级中最快的进程 Vcc maximum supply (1) Minimum TJ (1)
<n> Slow vid<n> 100C Model 高压，高温操作条件，用于通过SmartVID的时序分析。(2) 器件密度中的最快速度等级 Vcc maximum supply (1) Maximum TJ (1)
<n> Slow vid<n> 0C Model 高压，低温操作条件，用于通过SmartVID的时序分析。(2) 器件密度中的最快速度等级 Vcc maximum supply (1) Minimum TJ (1)
Slow vid<n> 0C Model (3) 高压，低温操作条件，用于通过SmartVID的时序分析。(2) 器件密度中的最快速度等级 Vcc maximum supply (1) Minimum TJ (1)
Slow vid<n> 100C Model (3) 高压，高温操作条件，用于通过SmartVID的时序分析。(2) 器件密度中的最快速度等级 Vcc maximum supply (1) Maximum TJ (1)
Fast vid<n> 0C Model (3) 高压，低温操作条件，用于通过SmartVID的时序分析。(2) 器件密度中的最快速度等级 Vcc maximum supply (1) Minimum TJ (1)
Fast vid<n> 100C Model (3) 高压，高温操作条件，用于通过SmartVID的时序分析。(2) 器件密度中的最快速度等级 Vcc maximum supply (1) Maximum TJ (1)
  注释：
  1. 请参考相应的器件手册来了解Vcc和TJ值。
  2. Intel® Stratix® 10和 Intel® Agilex™ SmartVID设计需要此额外的模型来确保完整的覆盖范围。
  3. 仅 Intel® Agilex™ 器件。
  4. n代表器件速度等级。

选择一个电压/温度组合，双击Tasks窗格中Custom Reports下的Report Timing，生成此模型的时序分析报告。生成此模型的报告后，您可以双击列表，生成其他模型的报告，而无需重新生成时序网表。

您可以使用以下菜单选项在Report窗口中生成或者重新生成报告：

  • Regenerate—重新生成您选择的报告。
  • Generate in All Corners—使用全部四角(four corners)生成一个时序报告。
  • Regenerate All Out of Date—重新生成所有报告。
  • Delete All Out of Date—删除所有之前的报告数据。
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