仅对英特尔可见 — GUID: mwh1410383683060
Ixiasoft
2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
从Timing Analyzer定位
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
仅对英特尔可见 — GUID: mwh1410383683060
Ixiasoft
2.1.5.11. 在其他工具中定位时序路径
您可以从Timing Analyzer中的路径和单元到 Intel® Quartus® Prime软件中的其他工具进行定位。
您可以右击Timing Analyzer GUI中的大多数路径或者节点名,然后点击Locate或者Locate Path命令。使用Timing Analyzer GUI中的这些命令或者Tcl console中的locate命令在其他 Intel® Quartus® Prime工具中定位到此节点。
以下示例显示了如何从Timing Analyzer到Technology Map Viewer定位10个具有最差时序裕量(worst timing slack)的路径,并在Chip Planner中定位所有匹配data*的端口。
从Timing Analyzer定位
# Locate in the Technology Map Viewer the ten paths with the worst slack locate [get_timing_paths -npaths 10] -tmv # locate all ports that begin with data in the Chip Planner locate [get_ports data*] -chip