仅对英特尔可见 — GUID: mwh1410383586459
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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1.1.3. 时钟保持分析
要执行时钟保持检查,Timing Analyzer确定所有源和目标寄存器对存在的每种可能的设置关系的保持关系。Timing Analyzer检查所有设置关系中的所有相邻时钟沿以确定保持关系。
Timing Analyzer对每个设置关系执行两次保持检查。第一次保持检查确定当前启动沿启动的数据未被先前锁存沿采集。第二次保持检查确定当前锁存沿没有采集下一个启动沿启动的数据。Timing Analyzer从可能的保持关系中选择最具限制性的保持关系。最具限制性的保持关系是具有锁存沿与启动沿之间最小差异的保持关系,并确定寄存器到寄存器路径所允许的最小延迟。在以下实例中,Timing Analyzer选择保持检查A2作为两种设置关系(设置A和设置B)的最具限制性的保持关系,并作为它们各自的保持检查。
图 11. 设置和保持检查关系
图 12. 内部寄存器到寄存器路径的时钟保持slack
Timing Analyzer在计算数据到达时间时使用最小延迟进行保持检查,在计算数据所需时间时使用最大延迟。
图 13. 从输入端口到内部寄存器的时钟保持slack计算
图 14. 从内部寄存器到输出端口的时钟保持slack计算