仅对英特尔可见 — GUID: hgk1551461482264
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.1.5.10. 从Timing Analyzer运行Design Assistant
请按照以下步骤在分析模式下从Timing Analyzer运行Design Assistant。
注: 在运行时序分析前必须运行Compiler的Plan阶段。
- 要运行Compiler的Plan阶段,需点击Compilation Dashboard上的Plan。
- 在Compilation Dashboard中点击Plan阶段旁边的Timing Analyzer图标。
- 在Timing Analyzer Tasks窗格中,点击Update Timing Netlist。
- 在Tasks窗格中,在Design Assistant文件夹下双击Report DRC。出现Report DRC (设计规则检查)对话框。
- 在Rules下,通过删除复选标记禁用对分析不重要的任何规则。点击Select all Rules来使能所有规则,或者点击Deselect all Rules来禁用所有规则。
- 如果使能一个包含可配置参数的规则,那么要在Parameters域中调整参数值。
- 在Output下,确认Report panel name并可选择指定一个输出File name。
图 56. Report DRC (设计规则检查)对话框
- 点击Run。在Report窗格以及主Compilation Report中生成和出现Results报告。
图 57. Timing Analyzer Report窗格中的Design Assistant报告
- 在Report窗格中,在Design Assistant (Planned)文件夹下,点击Results报告来查看针对该阶段的设计规则检查的结果摘要。
- 在Results报告中,将鼠标悬停在相应违规上以了解详细信息。