仅对英特尔可见 — GUID: mwh1410383962373
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数
此示例是前两个示例的组合。目地时钟频率是源时钟频率的整数倍,目地时钟有一个正相移。目地时钟频率为5 ns,源时钟频率为10 ns。目地时钟相对于源时钟也有2 ns的正偏移。目地时钟频率可以是源时钟频率的整数倍。当PLL在目地时钟上生成具有相移的两个时钟时,目地时钟频率可以有偏移。
以下示例显示了一个设计,其中目地时钟频率是带偏移的源时钟频率的倍数。
图 109. 目地时钟是带偏移的源时钟的倍数
Timing Analyzer执行的默认设置检查分析的时序图。
图 110. 设置时序图
图 111. Hold Check计算
此示例中的设置关系表明数据不需要在edge one进行采集,而是需要在edge two进行采集;因此,您可以放宽(relax)设置要求。要调整默认分析,需要将锁存沿移位一个时钟周期,并指定一个值为3的结束多周期设置异常。
多周期异常调整此示例中的默认分析:
多周期约束
set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \ -setup -end 3
以下时序图显示了此示例的首选设置关系:
图 112. 首选的设置分析
以下时序图显示了Timing Analyzer执行的默认保持检查分析,结束多周期设置值为3:
图 113. 默认保持检查(Default Hold Check)
图 114. Hold Check计算
在此示例中,hold check one太具约束性。数据由0 ns上的边沿启动,并且必须根据前一个锁存沿在2 ns采集的数据进行检查。此情况没有出现在hold check one中。要调整默认分析,需要分配一个值为1的结束多周期保持异常。