仅对英特尔可见 — GUID: mwh1410383612385
Ixiasoft
2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
仅对英特尔可见 — GUID: mwh1410383612385
Ixiasoft
1.1.5. 多周期路径分析
多周期路径是需要非默认设置或保持关系进行正确分析的数据路径。
例如,一个寄存器可能被需要用于采集每第二个或第三个上升时钟边沿上的数据。乘法器的输入寄存器与输出寄存器之间的多周期路径的示例,其中目地寄存器在每隔一个时钟边沿上锁存数据。
图 19. 多周期路径
当源时钟src_clk的周期为10 ns,目的时钟dst_clk的周期为5 ns时,用于默认设置和保持关系的寄存器到寄存器路径,源和目的时钟的相应时序图,默认设置和保持关系。默认设置关系为5 ns;默认保持关系为0 ns。
图 20. 寄存器到寄存器路径和默认设置和保持时序图
为满足系统要求,您可以通过对寄存器到寄存器路径指定多周期时序约束来修改默认设置和保持关系。
图 21. 寄存器到寄存器路径
异常(exception)的multicycle setup assignment值为2,以使用第二个出现的锁存沿;在此实例中,从默认值5 ns到10 ns。
图 22. 修改后的设置图