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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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1.1.8. 时钟数据分析(Clock-As-Data Analysis)
大多数FPGA设计包含任意两个节点(称为数据路径或时钟路径)之间的简单连接。
数据路径是一个同步单元的输出与另一个同步单元的输入之间的连接。
一个时钟是与同步单元的时钟管脚的连接。但是,对于更复杂的FPGA设计,例如使用源同步接口的设计,这种简化的视图是足够的。在包含诸如时钟分频器和DDR源同步输出的单元的电路中进行时钟数据(clock-as-data)分析。
输入时钟端口与输出时钟端口之间的连接可以视为时钟路径或数据路径。从端口clk_in到端口clk_out的路径既是时钟路径又是数据路径的设计。时钟路径是从端口clk_in到寄存器reg_data时钟管脚。数据路径是从端口clk_in到端口clk_out。
图 32. 简化的源同步输出
通过时钟数据(clock-as-data)分析,Timing Analyzer可根据用户约束提供更准确的路径分析。对于时钟路径分析,与锁相环(PLL)相关的任何相移都会予以考虑。对于数据路径分析,与PLL相关的任何相移都会予以考虑,而不是被忽略。
时钟数据(clock-as-data)分析也适用于内部生成的时钟分频器。在此图中,波形为逆变器反馈路径,在时序分析期间进行分析。分频寄存器的输出用于决定启动时间,寄存器的时钟端口用于决定锁存时间。
图 33. 时钟分频器(Clock Divider)