仅对英特尔可见 — GUID: mwh1410383760480
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.8.2. False Paths (set_false_path)
Set False Path (set_false_path)约束使您能够从时序分析中排除路径,例如测试逻辑或与电路操作无关的任何其他路径。您可以指定路径的源(-from),公共元素(common through elements)(- thru)和目的地(-to)元素。
下面的SDC命令指定从以A开头的所有寄存器到以B开头的所有寄存器的伪路径异常( false path exceptions):
set_false_path -from [get_pins A*] -to [get_pins B*]
您可以将点对点或时钟到时钟路径指定为伪路径。例如,您可以对静态配置寄存器指定一条伪路径,静态配置寄存器在上电初始化期间被写入一次,但不会再次更改状态。
虽然来自静态配置寄存器的信号通常跨时钟域,但您可能不想对时钟到时钟路生成一个径伪路径异常,因为某些数据可能跨时钟域传输。但是,您可以选择性地生成从静态配置寄存器到所有端点中的伪路径异常。
除非另有说明,否则Timing Analyzer假定所有时钟都是相关的。使用时钟组可以更有效地在时钟之间产生伪路径异常,而不是在想要消除的每个时钟传输之间写入多个set_false_path异常。